JPS635290Y2 - - Google Patents
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- Publication number
- JPS635290Y2 JPS635290Y2 JP19379882U JP19379882U JPS635290Y2 JP S635290 Y2 JPS635290 Y2 JP S635290Y2 JP 19379882 U JP19379882 U JP 19379882U JP 19379882 U JP19379882 U JP 19379882U JP S635290 Y2 JPS635290 Y2 JP S635290Y2
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- JP
- Japan
- Prior art keywords
- transistor
- circuit
- electrode
- current
- fetq
- Prior art date
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- Expired
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- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は、増幅回路に係り、相互コンダクタン
スが抵抗値の比率で決定でき、前記相互コンダク
タンスの誤差や素子のバラツキによる影響を少な
くすることができる増幅回路を提供するものであ
る。
スが抵抗値の比率で決定でき、前記相互コンダク
タンスの誤差や素子のバラツキによる影響を少な
くすることができる増幅回路を提供するものであ
る。
従来、この種の回路として第１図に示すものが
あつた。図において、FETQ1のゲートを第１電
極、FETQ1のソースと、トランジスタQ2のコレ
クタの接続点を第２電極、FETQ1のドレインと
トランジスタQ2のベースとの接続点を抵抗R1を
介して、トランジスタQ2のエミツタに接続した
点を第３電極とすれば、この回路は第１電極をゲ
ート、第２電極をソース、第３電極をドレインと
する１つのFET素子と見ることができる。
あつた。図において、FETQ1のゲートを第１電
極、FETQ1のソースと、トランジスタQ2のコレ
クタの接続点を第２電極、FETQ1のドレインと
トランジスタQ2のベースとの接続点を抵抗R1を
介して、トランジスタQ2のエミツタに接続した
点を第３電極とすれば、この回路は第１電極をゲ
ート、第２電極をソース、第３電極をドレインと
する１つのFET素子と見ることができる。
そこで、この従来技術を第２図の等価回路で説
明する。図において、FETQ1のゲートに信号Vgs
が入力されると、ドレイン電流はGm・Vgsとな
る。（Gmは、FETQ1の相互コンダクタンス） 前記ドレイン電流は、抵抗R1とトランジスタ
Q2の入力インピーダンスheiで分流され、Q2のベ
ース電流ibはGmVgs・R1／（R1＋hie）となり、
トランジスタQ2の電流増幅率をhfeとすると、コ
レクタ電流icはGm・Vgs・hfe・R1／（R1＋hie）
となる。
明する。図において、FETQ1のゲートに信号Vgs
が入力されると、ドレイン電流はGm・Vgsとな
る。（Gmは、FETQ1の相互コンダクタンス） 前記ドレイン電流は、抵抗R1とトランジスタ
Q2の入力インピーダンスheiで分流され、Q2のベ
ース電流ibはGmVgs・R1／（R1＋hie）となり、
トランジスタQ2の電流増幅率をhfeとすると、コ
レクタ電流icはGm・Vgs・hfe・R1／（R1＋hie）
となる。
従つて、第３電極から第２電極には、Gm・
（１＋hfe・R1／（R1＋hie））・Vgsなる電流が流
れるので、第２図に示す回路は、第３図に示す回
路と等価と考えることができる。以上のように、
この手法を用いれば、FETQ1の相互コンダクタ
ンスGmを、１＋hfe・R1／（R1＋hie）倍にする
ことができる。
（１＋hfe・R1／（R1＋hie））・Vgsなる電流が流
れるので、第２図に示す回路は、第３図に示す回
路と等価と考えることができる。以上のように、
この手法を用いれば、FETQ1の相互コンダクタ
ンスGmを、１＋hfe・R1／（R1＋hie）倍にする
ことができる。
ところが、上記の増幅回路では、相互コンダク
タンスを決定する要素として、FETQ1自身の相
互コンダクタンスGmとトランジスタQ2の入力イ
ンピーダンスhie、電流増幅率hfeおよび抵抗R1が
関係しており、特に、前記入力インピーダンス
hieおよび電流増幅率hfeは、トランジスタによつ
てバラツキが多く、FETの相互コンダクタンス
Gmを常に一定倍数することができないという欠
点があつた。
タンスを決定する要素として、FETQ1自身の相
互コンダクタンスGmとトランジスタQ2の入力イ
ンピーダンスhie、電流増幅率hfeおよび抵抗R1が
関係しており、特に、前記入力インピーダンス
hieおよび電流増幅率hfeは、トランジスタによつ
てバラツキが多く、FETの相互コンダクタンス
Gmを常に一定倍数することができないという欠
点があつた。
本考案は、上記の点に鑑みてなされたもので、
カレントミラー回路を構成して、FETQ1の相互
コンダクタンスGmを常に希望倍数に設定するこ
とのできる増幅回路を提供するものである。
カレントミラー回路を構成して、FETQ1の相互
コンダクタンスGmを常に希望倍数に設定するこ
とのできる増幅回路を提供するものである。
以下、本考案の一実施例を第４図において説明
する。図において、FETQ1のゲートを第１電極、
FETQ1のソースとトランジスタQ2のコレクタの
接続点を第２電極、FETQ1のドレインとトラン
ジスタQ2のベースおよびQ3のベースを接続する
とともに、トランジスタQ3のエミツタとトラン
ジスタQ2のエミツタを、それぞれ抵抗R1，R2を
介して接続した点を第３電極とする。
する。図において、FETQ1のゲートを第１電極、
FETQ1のソースとトランジスタQ2のコレクタの
接続点を第２電極、FETQ1のドレインとトラン
ジスタQ2のベースおよびQ3のベースを接続する
とともに、トランジスタQ3のエミツタとトラン
ジスタQ2のエミツタを、それぞれ抵抗R1，R2を
介して接続した点を第３電極とする。
この回路において、トランジスタQ2およびQ3
の電流増幅率hfeが、１より十分大きいとした時
の等価回路を第５図に示す。
の電流増幅率hfeが、１より十分大きいとした時
の等価回路を第５図に示す。
図において、FETQ1のゲートに信号Vgsが入力
されると、ドレイン電流はGm・Vgsとなる。
されると、ドレイン電流はGm・Vgsとなる。
この時、前記ドレイン電流Gm・Vgsとトラン
ジスタQ3のコレクタ電流ic1は等しく、Gm・Vgs
＝ic1となる。また、トランジスタQ2およびQ3は
カレントミラー接続であり、トランジスタQ2の
コレクタ電流ic2は、抵抗R1，R2によりic2＝R1／R2 ic1となる。
ジスタQ3のコレクタ電流ic1は等しく、Gm・Vgs
＝ic1となる。また、トランジスタQ2およびQ3は
カレントミラー接続であり、トランジスタQ2の
コレクタ電流ic2は、抵抗R1，R2によりic2＝R1／R2 ic1となる。
従つて、第３電極から第２電極には、Gm・
VgsR1＋R2／R2なる電流が流れるので、第６図に示 すような回路と等価になる。
VgsR1＋R2／R2なる電流が流れるので、第６図に示 すような回路と等価になる。
次に、この構成を用いた増幅回路の一例を示
す。第７図に示すように、前記第３電極に抵抗
R4を接続し、その他端を第４電極とするととも
に、前記第２電極を抵抗R3を介して接地する。
す。第７図に示すように、前記第３電極に抵抗
R4を接続し、その他端を第４電極とするととも
に、前記第２電極を抵抗R3を介して接地する。
この増幅回路の電圧ゲインAVは、抵抗R1，
R2，R3，R4とGmで決まり、AV＝R4／（R3＋
R2／（R1＋R2）Gm）となる。FETの相互コンダク タンスGmは、非直線性を有するが、本考案の構
成を用いることによつて、R2／（R1＋R2）Gmの値が 小さくなるため、抵抗R3の値を大きく設定する
ことができ、Gmの非直線性の影響を抑えること
ができる。
R2，R3，R4とGmで決まり、AV＝R4／（R3＋
R2／（R1＋R2）Gm）となる。FETの相互コンダク タンスGmは、非直線性を有するが、本考案の構
成を用いることによつて、R2／（R1＋R2）Gmの値が 小さくなるため、抵抗R3の値を大きく設定する
ことができ、Gmの非直線性の影響を抑えること
ができる。
また、上記実施例では、FETを用いた場合に
ついて説明したが、前記FETがトランジスタで
あつても、前記各能動素子の極性が逆の場合であ
つてもよく、上記実施例と同様の効果を奏する。
ついて説明したが、前記FETがトランジスタで
あつても、前記各能動素子の極性が逆の場合であ
つてもよく、上記実施例と同様の効果を奏する。
さらに、第８図に本考案の転用例を示す。図に
おいて、入力信号を後段に伝送するための回路を
カレントミラー構成にし、トランジスタQ4のベ
ースを前段の相互コンダクタンスGmを増加させ
るためのカレントミラー回路のベースに接続する
ことにより、非反転増幅器を構成している。
おいて、入力信号を後段に伝送するための回路を
カレントミラー構成にし、トランジスタQ4のベ
ースを前段の相互コンダクタンスGmを増加させ
るためのカレントミラー回路のベースに接続する
ことにより、非反転増幅器を構成している。
第９図では、本考案の他の実施例を示す。図に
おいて、本考案の構成が差動増幅器に用いられて
おり、抵抗R1とR2およびR6とR7の比によつて、
FETの相互コンダクタンスGmの増加倍数を決定
することができる。
おいて、本考案の構成が差動増幅器に用いられて
おり、抵抗R1とR2およびR6とR7の比によつて、
FETの相互コンダクタンスGmの増加倍数を決定
することができる。
なお、前記差動回路の左右の相互コンダクタン
スのバランスを平衡に保つため、および伝達特性
の直線性を改善するために、抵抗R3およびR8を
用いている。
スのバランスを平衡に保つため、および伝達特性
の直線性を改善するために、抵抗R3およびR8を
用いている。
以上のように、本考案によれば、相互コンダク
タンスGmを増加させるために、カレントミラー
回路を用いて、増加倍数を抵抗R1，R2の比率の
みで決定できるようにしたので、増幅倍数の誤差
が抑えられ、素子のバラツキによる影響を少なく
することができる。
タンスGmを増加させるために、カレントミラー
回路を用いて、増加倍数を抵抗R1，R2の比率の
みで決定できるようにしたので、増幅倍数の誤差
が抑えられ、素子のバラツキによる影響を少なく
することができる。
また、前記増加倍数が、入力信号レベルによつ
て変化するようなことはない。
て変化するようなことはない。
第１図は従来の増幅回路を示す図、第２図およ
び第３図は、従来の増幅回路の等価回路を示す
図、第４図は本考案の一実施例を示す図、第５図
および第６図は、本考案の増幅回路の等価回路を
示す図、第７図は本考案の構成を用いて増幅器を
構成した一実施例を示す図、第８図および第９図
は、本考案の他の実施例を示す図である。
び第３図は、従来の増幅回路の等価回路を示す
図、第４図は本考案の一実施例を示す図、第５図
および第６図は、本考案の増幅回路の等価回路を
示す図、第７図は本考案の構成を用いて増幅器を
構成した一実施例を示す図、第８図および第９図
は、本考案の他の実施例を示す図である。
Claims (1)
- FETのソースと第１のトランジスタのコレク
タとを接続し、前記FETのドレインと前記第１
のトランジスタのベースと第２のトランジスタの
ベースとを接続し、前記第２のトランジスタのコ
レクタと前記FETのドレインとを接続し、前記
第１のトランジスタのエミツタと第２のトランジ
スタのエミツタをそれぞれ第１の抵抗、第２の抵
抗を介して接続することを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19379882U JPS5996914U (ja) | 1982-12-21 | 1982-12-21 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19379882U JPS5996914U (ja) | 1982-12-21 | 1982-12-21 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5996914U JPS5996914U (ja) | 1984-06-30 |
| JPS635290Y2 true JPS635290Y2 (ja) | 1988-02-13 |
Family
ID=30416730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19379882U Granted JPS5996914U (ja) | 1982-12-21 | 1982-12-21 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5996914U (ja) |
-
1982
- 1982-12-21 JP JP19379882U patent/JPS5996914U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5996914U (ja) | 1984-06-30 |
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