JPH0210747A - 半導体集積装置及びその製造方法 - Google Patents
半導体集積装置及びその製造方法Info
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- JPH0210747A JPH0210747A JP63161512A JP16151288A JPH0210747A JP H0210747 A JPH0210747 A JP H0210747A JP 63161512 A JP63161512 A JP 63161512A JP 16151288 A JP16151288 A JP 16151288A JP H0210747 A JPH0210747 A JP H0210747A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は超高速及び低消費電力の半導体装置及びその製
造方法に関する。
造方法に関する。
（従来の技術）
近年、高速化の観点から、ＧａＡｓなどの化合物半導体
を用いた集積回路の研究開発が精力的に行なわれている
。一般に、エンハンスメント・モードのＦＥＴ（Ｅ−Ｆ
ＥＴ）とデイプリージョン・モードのＦＥＴ（Ｄ−ＦＥ
Ｔ）から構成される、いわゆるＥ／Ｄ構成のＤＣＦＬ（
Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）
は、低消費電力で高集積化に適しており、しがも高速で
あることが知られている。実際、ＧａＡｓＭＥＳＦＥＴ
を用いて、このＤＣＦＬ回路を実現しようと技術開発が
活発に行なわれている。しかしながら、従来の ＧａＡｓＭＥＳＦＥＴ ハ、ショットキー障壁の高さが
約０．７５Ｖと比較的低いことがら、実際には回路の動
作雑音余裕度が十分にとれない問題があった。また、一
般に、Ｅ−ＦＥＴ及びＤ−ＦＥＴの形成にイオン注入法
を用いるため、しきい値電圧のバラツキが大きく、同様
に回路の動作雑音余裕度が十分にとれない問題があった
。
を用いた集積回路の研究開発が精力的に行なわれている
。一般に、エンハンスメント・モードのＦＥＴ（Ｅ−Ｆ
ＥＴ）とデイプリージョン・モードのＦＥＴ（Ｄ−ＦＥ
Ｔ）から構成される、いわゆるＥ／Ｄ構成のＤＣＦＬ（
Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）
は、低消費電力で高集積化に適しており、しがも高速で
あることが知られている。実際、ＧａＡｓＭＥＳＦＥＴ
を用いて、このＤＣＦＬ回路を実現しようと技術開発が
活発に行なわれている。しかしながら、従来の ＧａＡｓＭＥＳＦＥＴ ハ、ショットキー障壁の高さが
約０．７５Ｖと比較的低いことがら、実際には回路の動
作雑音余裕度が十分にとれない問題があった。また、一
般に、Ｅ−ＦＥＴ及びＤ−ＦＥＴの形成にイオン注入法
を用いるため、しきい値電圧のバラツキが大きく、同様
に回路の動作雑音余裕度が十分にとれない問題があった
。
（発明が解決しようとする課題）
本発明の目的は、このような問題を解決し、十分に大き
な回路の動作雑音余裕度を有する超高速・低消費電力の
半導体集積装置及びその製造方法を提供することにある
。
な回路の動作雑音余裕度を有する超高速・低消費電力の
半導体集積装置及びその製造方法を提供することにある
。
（問題を解決するための手段）
本発明は、Ｎ型で高不純物密度の第１の半導体層上に低
不純物密度の第２の半導体層と低不純物密度の第３の半
導体層が順次形成されかつ第１の半導体層は第２の半導
体層より大きな電子親和力を有し、前記第３の半導体層
上に設けられた制御電極か、あるいは、高不純物密度の
第１の半導体層上に低不純物密度の第２の半導体層と低
不純物密度の第３の半導体層と第４の半導体層が順次形
成され、前記第４の半導体層上に設けられた制御電極の
いずれかと、前記制御電極を挟んだ両側に前記第１の半
導体層と電気的に接続された少なくとも２個のオーミッ
ク電極とを備えた第１の半導体装置と、前記第３の半導
体層上の前記第４の半導体層上に設けられた第４の半導
体層と第５の半導体層とを順次有し、前記第５の半導体
層上に設けられた制御電極と、この制御電極を挟んだ両
側に前記第１の半導体層と電気的に接続された少なくと
も２個のオーミック電極とを備えた第２の半導体装置と
を同一基板上に設けてあり、第４及び第５の半導体層を
低不純物密度としたことを特徴とする半導体集積装置を
提供するものである。
不純物密度の第２の半導体層と低不純物密度の第３の半
導体層が順次形成されかつ第１の半導体層は第２の半導
体層より大きな電子親和力を有し、前記第３の半導体層
上に設けられた制御電極か、あるいは、高不純物密度の
第１の半導体層上に低不純物密度の第２の半導体層と低
不純物密度の第３の半導体層と第４の半導体層が順次形
成され、前記第４の半導体層上に設けられた制御電極の
いずれかと、前記制御電極を挟んだ両側に前記第１の半
導体層と電気的に接続された少なくとも２個のオーミッ
ク電極とを備えた第１の半導体装置と、前記第３の半導
体層上の前記第４の半導体層上に設けられた第４の半導
体層と第５の半導体層とを順次有し、前記第５の半導体
層上に設けられた制御電極と、この制御電極を挟んだ両
側に前記第１の半導体層と電気的に接続された少なくと
も２個のオーミック電極とを備えた第２の半導体装置と
を同一基板上に設けてあり、第４及び第５の半導体層を
低不純物密度としたことを特徴とする半導体集積装置を
提供するものである。
また、第１の半導体層を第２の半導体層の電子親和力と
エネルギーギャップの和より小さい電子親和力とエネル
ギーギャップの和を有するＰ型の半導体とすれば、正孔
をキャリアとする半導体集積装置が得られる。
エネルギーギャップの和より小さい電子親和力とエネル
ギーギャップの和を有するＰ型の半導体とすれば、正孔
をキャリアとする半導体集積装置が得られる。
上記、第４及び第５の低不純物密度の半導体層の一部に
第１の半導体層と同じ導電型の不純物添加すれば、後述
する効果が得られる。
第１の半導体層と同じ導電型の不純物添加すれば、後述
する効果が得られる。
また、第４の半導体層を第２の半導体層より大きいエネ
ルギーギャップの半導体とすればより高性能な素子が得
られる。
ルギーギャップの半導体とすればより高性能な素子が得
られる。
以上の半導体集積装置を製造するためには、基板上に、
第１の半導体層乃至第５の半導体層を順次結晶成長する
工程と、前記結晶の一部の第５の半導体層を選択的に除
去する工程と、前記除去部の第４の半導体層上に第１の
半導体装置を形成し、前記除去部以外の第５の半導体層
上に第２の半導体装置を形成する順序で工程を行えば良
い。
第１の半導体層乃至第５の半導体層を順次結晶成長する
工程と、前記結晶の一部の第５の半導体層を選択的に除
去する工程と、前記除去部の第４の半導体層上に第１の
半導体装置を形成し、前記除去部以外の第５の半導体層
上に第２の半導体装置を形成する順序で工程を行えば良
い。
他の製造方法としては、基板上に、第１の半導体層乃至
第５の半導体層を順次結晶成長する工程と、前記結晶の
一部の第５の半導体層を選択的に除去し、更に第４の半
導体層を除去する工程と、前記除去部の第３の半導体層
上に第１の半導体装置を形成し、前記除去部以外の第５
の半導体層上に第２の半導体装置を形成する工程を行っ
ても良い。
第５の半導体層を順次結晶成長する工程と、前記結晶の
一部の第５の半導体層を選択的に除去し、更に第４の半
導体層を除去する工程と、前記除去部の第３の半導体層
上に第１の半導体装置を形成し、前記除去部以外の第５
の半導体層上に第２の半導体装置を形成する工程を行っ
ても良い。
（作用）
本発明の半導体集積装置における基本的半導体素子は、
本発明者らが出願した特願昭６１−０５２８７３号及び
特願昭６１−０９２６３９号に示されているように、制
御電極とチャネルの間にヘテロ接合を含み、且つ制御電
極の直下の半導体材料が原則的に高抵抗であるため、動
作モードが空乏層変調モードと電荷蓄積モードの両方を
有することができる。従って、制御可能なチャネル電荷
量が大きくでき、素子の電流駆動能力が向上し、結果的
に素子の高速化が可能となる。また、制御電極とオーミ
ック電極間の電流豆ち上がり電圧（Ｖｒ）が高く、従っ
て、見かけ上のショットキー障壁が高くなり、例えばＤ
ＣＦＬ回路等を用いた集積回路の動作雑音余裕度を高め
られる。Ｖｒをさらに、高めるためには第４の半導体層
のエネルギーギャップを第２の半導体層より大きくする
と良い。更に、チャネルアスペクト比を大きく取れるた
め、高性能な短チヤネル素子を容易に実現できる。本発
明の半導体集積装置は、原理的に、前記素子の表面の高
抵抗半導体層の膜厚を増減することにより、素子の電流
しきい値電圧を制御できることを用いたもので、例えば
エンハンスメント型とデイプリージョン型の素子の集積
化による特有の作用・効果を有することができる。また
、Ｅ／Ｄ構成の場合、Ｄ−ＦＥＴ側の表面の高抵抗半導
体層の一部に不純物を添加し、実質的にＤ−ＦＥＴの相
互コンダクタンスを高めることもできる。
本発明者らが出願した特願昭６１−０５２８７３号及び
特願昭６１−０９２６３９号に示されているように、制
御電極とチャネルの間にヘテロ接合を含み、且つ制御電
極の直下の半導体材料が原則的に高抵抗であるため、動
作モードが空乏層変調モードと電荷蓄積モードの両方を
有することができる。従って、制御可能なチャネル電荷
量が大きくでき、素子の電流駆動能力が向上し、結果的
に素子の高速化が可能となる。また、制御電極とオーミ
ック電極間の電流豆ち上がり電圧（Ｖｒ）が高く、従っ
て、見かけ上のショットキー障壁が高くなり、例えばＤ
ＣＦＬ回路等を用いた集積回路の動作雑音余裕度を高め
られる。Ｖｒをさらに、高めるためには第４の半導体層
のエネルギーギャップを第２の半導体層より大きくする
と良い。更に、チャネルアスペクト比を大きく取れるた
め、高性能な短チヤネル素子を容易に実現できる。本発
明の半導体集積装置は、原理的に、前記素子の表面の高
抵抗半導体層の膜厚を増減することにより、素子の電流
しきい値電圧を制御できることを用いたもので、例えば
エンハンスメント型とデイプリージョン型の素子の集積
化による特有の作用・効果を有することができる。また
、Ｅ／Ｄ構成の場合、Ｄ−ＦＥＴ側の表面の高抵抗半導
体層の一部に不純物を添加し、実質的にＤ−ＦＥＴの相
互コンダクタンスを高めることもできる。
以上説明した原理・作用は、キャリアが電子と正孔のい
づれに対しても共通である。
づれに対しても共通である。
また、本発明の製造方法においては、均一性の高いエピ
タキシャル成長した結晶を用い、しかも第５の半導体層
はウェットあるいはドライエツチング法を用いて選択的
に除去されるため素子のしきい値電圧のバラツキも小さ
くできる。従って、例えば、雑音余裕度の制限が非常に
厳しいＥ／Ｄ構成のＤＣＦＬ回路を容易に形成でき、回
路の動作雑音余裕度の高い高速な半導体集積装置を得る
ことができる。
タキシャル成長した結晶を用い、しかも第５の半導体層
はウェットあるいはドライエツチング法を用いて選択的
に除去されるため素子のしきい値電圧のバラツキも小さ
くできる。従って、例えば、雑音余裕度の制限が非常に
厳しいＥ／Ｄ構成のＤＣＦＬ回路を容易に形成でき、回
路の動作雑音余裕度の高い高速な半導体集積装置を得る
ことができる。
（実施例１）
次に本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例の半導体集積装置の要部構
造断面図である。第１図において、半絶縁性基板１１上
に半導体層１としてアンドープのＧａＡｓ、第１の半導
体層２としてＮ型のＧａＡｓ、第２の半導体層３として
アンドープのＡｌｏ、３Ｇａｏ、−ｔＡｓ、第３の半導
体層４としてアンドープのＧａＡｓ、第４の半導体層５
としてアンドープのＡＩ。、３Ｇａｏ、７Ａｓ、第５の
半導体層６としてアンドープのＧａＡｓ、オーミック電
極７としてＡｕＧｅ／Ｎｉ１制御電極８及び９としてＷ
Ｓｉをそれぞれ用いる。また、Ｎ型の高不純物密度領域
１ｏは、Ｓｉイオンのドーズ量が約５Ｘ１０１３ｃｍ−
２で、加速電圧が約５０ｋｅＶの条件でイオン注入した
後、９００’Ｃの短時間熱処理により形成されている。
造断面図である。第１図において、半絶縁性基板１１上
に半導体層１としてアンドープのＧａＡｓ、第１の半導
体層２としてＮ型のＧａＡｓ、第２の半導体層３として
アンドープのＡｌｏ、３Ｇａｏ、−ｔＡｓ、第３の半導
体層４としてアンドープのＧａＡｓ、第４の半導体層５
としてアンドープのＡＩ。、３Ｇａｏ、７Ａｓ、第５の
半導体層６としてアンドープのＧａＡｓ、オーミック電
極７としてＡｕＧｅ／Ｎｉ１制御電極８及び９としてＷ
Ｓｉをそれぞれ用いる。また、Ｎ型の高不純物密度領域
１ｏは、Ｓｉイオンのドーズ量が約５Ｘ１０１３ｃｍ−
２で、加速電圧が約５０ｋｅＶの条件でイオン注入した
後、９００’Ｃの短時間熱処理により形成されている。
尚、本実施例における各半導体層の膜厚及び不純物密度
の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（Ｘ １０”ｃｍ−３） アンドープ アンドープ アンドープ アンドープ アンドープ である。本実施例における制御電極８を有するＥ−ＦＥ
Ｔ及び制御電極９を有するＤ−ＦＥＴの代表的性能指数
を例示すると、 性能指数 Ｅ−ＦＥＴ Ｄ−ＦＥＴＬｇ
（ｐｍ） １ １Ｖｔ（Ｖ）
０．２ −０．６ｇｍ（ｍ
ｓ／ｍｍ） ３５０ ３００Ｖべｖ）１１ ＢＶｇ（Ｖ） ８ ８である。
の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（Ｘ １０”ｃｍ−３） アンドープ アンドープ アンドープ アンドープ アンドープ である。本実施例における制御電極８を有するＥ−ＦＥ
Ｔ及び制御電極９を有するＤ−ＦＥＴの代表的性能指数
を例示すると、 性能指数 Ｅ−ＦＥＴ Ｄ−ＦＥＴＬｇ
（ｐｍ） １ １Ｖｔ（Ｖ）
０．２ −０．６ｇｍ（ｍ
ｓ／ｍｍ） ３５０ ３００Ｖべｖ）１１ ＢＶｇ（Ｖ） ８ ８である。
ここで、Ｌｇは制御電極の長さ（ゲート長）、Ｖｔはし
きい値電圧、ｇｍは相互コンダクタンス、Ｖｒはゲート
順方向立ち上がり電圧、ＢＶｇはゲート耐圧を表わして
いる。特に、Ｖｒは共に約ＩＶであり、従来のＧａＡｓ
ＭＥＳＦＥＴに比較して約０．２５Ｖ改善されている。
きい値電圧、ｇｍは相互コンダクタンス、Ｖｒはゲート
順方向立ち上がり電圧、ＢＶｇはゲート耐圧を表わして
いる。特に、Ｖｒは共に約ＩＶであり、従来のＧａＡｓ
ＭＥＳＦＥＴに比較して約０．２５Ｖ改善されている。
また、ゲート耐圧も従来
ＧａＡｓＭＥＳＦＥＴの約２倍である。集積装置の高速
性の指標であるｇｍも十分に大きかった。本実施例の半
導体集積装置を用いて、ＤＣＦＬ回路構成のインバータ
ー及びこれを用いたリング発振器を作製したところ、雑
音余裕度的０．３５Ｖ、無負荷でのゲート遅延時間２５
ｐｓ／ｓ、ゲート当りの消費電力０．６ｍＷと良好な結
果を得た。また、１００’Ｃ近傍の高温においても良好
に動作し、本発明による半導体集積装置が、十分な回路
の動作雑音余裕度を有し、しかも高速かつ低消費電力で
あることが分かった。
性の指標であるｇｍも十分に大きかった。本実施例の半
導体集積装置を用いて、ＤＣＦＬ回路構成のインバータ
ー及びこれを用いたリング発振器を作製したところ、雑
音余裕度的０．３５Ｖ、無負荷でのゲート遅延時間２５
ｐｓ／ｓ、ゲート当りの消費電力０．６ｍＷと良好な結
果を得た。また、１００’Ｃ近傍の高温においても良好
に動作し、本発明による半導体集積装置が、十分な回路
の動作雑音余裕度を有し、しかも高速かつ低消費電力で
あることが分かった。
尚、本実施例においては、Ｎ型の高不純物密度領域１０
をイオン注入法によって形成したが、例えば、有機金属
気相成長法（ＭＯＣＶＤ法）を用いて、Ｎ型の高不純物
密度半導体層（例えば、Ｎ−ＧａＡｓ）を選択的にエピ
タキシャル成長する方法など他の方法でも形成できる。
をイオン注入法によって形成したが、例えば、有機金属
気相成長法（ＭＯＣＶＤ法）を用いて、Ｎ型の高不純物
密度半導体層（例えば、Ｎ−ＧａＡｓ）を選択的にエピ
タキシャル成長する方法など他の方法でも形成できる。
（実施例２）
第２図は、本発明の他の実施例の半導体集積装置の要部
構造断面図である。第２図において、半絶縁性基板１１
上の半導体層２１としてアンドープのＧａＡｓ ％半導
体層２２としてアンドープのＡｌｏ、ａＧａｏ、７Ａｓ
、半導体層２３としてアンドープのＧａＡｓ、第１の半
導体層２としてＮ型のＧａＡｓ、第２の半導体層３とし
てアンドープのＡ１ｏ３Ｇａｏ、７Ａｓ−第３の半導体
層４としてアンドープのＧａＡｓ 、第４の半導体層５
としてアンドープのＡＩ、５Ｇａｏ、、Ａｓ、第５の半
導体層６としてアンドープのＧａＡｓ、オーミック電極
７としてＡｕＧｅ／Ｎｉ、制御電極８及び９としてＷＳ
ｉをそれぞれ用いる。更に、Ｎ型の高不純物密度領域１
０は、Ｓｉイオンのドーズ量が約５ Ｘ １０１３ｃｍ
−２で、加速電圧が約５０ｋｅＶの条件でイオン注入し
た後、また、Ｎ型の中間不純物密度領域２４は、Ｓｉイ
オンのドーズ量が約Ｉ Ｘ １０１３ｃｍ−２で、加速
電圧が約３０ｋｅＶの条件でイオン注入した後、９００
°Ｃの短時間熱処理により形成されている。尚、本実施
例における各半導体層の膜厚（Ａ） 不純物密度（Ｘ １０”ｃｍ＝） アンドープ アンドープ アンドープ アンドープ アンドープ アンドープ アンドープ である。本実施例における制御電極８を有するＥ−ＦＥ
Ｔ及び制御電極９を有するＤ−ＦＥＴの代表的性能指性
能指数 Ｅ−ＦＥＴ Ｄ−ＰＥＴＬｇ
（ｐｍ） １ １Ｖｔ（Ｖ）
０．２ −０．６ｇｍ（ｍ
ｓ／ｍｍ） ３５０ ３００ＶべＶ）
１．１５ １ＢＶｇ（Ｖ）
１０ １０である。本実施例に
おいては、Ｅ−ＦＥＴの制御電極がＧａＡｓに比ベエネ
ルギーギャップが大きなＡＩ。、５ＧａＯ，５Ａｓ上に
形成されているため、実施例１の場合に比べ、Ｅ−ＦＥ
ＴのＶｒが更に増加している。また、制御電極８及び９
の近傍にＮ型の中間不純物密度領域２４を設け、いわゆ
るＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ）構
造としているため、ゲート耐圧も増加している。更に、
ＡｌＧａＡｓからなるヘテロバッファ層２２を設けてい
るために、短チヤネル効果が小さく、チャネル長の短い
素子においても良好な特性を得ることができた。また、
本実施例の半導体集積装置を用いて、ＤＣＦＬ回路構成
のインバーター及びこれを用いたリング発振器を作製し
たところ、雑音余裕度的０．４Ｖ、無負荷でのゲート遅
延時間２５ｐｓ／ｓ、ゲート当りの消費電力０．６ｍＷ
と良好な結果を得た。また、１００°Ｃ近傍の高温にお
いても良好に動作し、本発明による半導体集積装置が、
十分な回路の動作雑音余裕度を有し、しかも高速かつ低
消費電力であることが分かった。
構造断面図である。第２図において、半絶縁性基板１１
上の半導体層２１としてアンドープのＧａＡｓ ％半導
体層２２としてアンドープのＡｌｏ、ａＧａｏ、７Ａｓ
、半導体層２３としてアンドープのＧａＡｓ、第１の半
導体層２としてＮ型のＧａＡｓ、第２の半導体層３とし
てアンドープのＡ１ｏ３Ｇａｏ、７Ａｓ−第３の半導体
層４としてアンドープのＧａＡｓ 、第４の半導体層５
としてアンドープのＡＩ、５Ｇａｏ、、Ａｓ、第５の半
導体層６としてアンドープのＧａＡｓ、オーミック電極
７としてＡｕＧｅ／Ｎｉ、制御電極８及び９としてＷＳ
ｉをそれぞれ用いる。更に、Ｎ型の高不純物密度領域１
０は、Ｓｉイオンのドーズ量が約５ Ｘ １０１３ｃｍ
−２で、加速電圧が約５０ｋｅＶの条件でイオン注入し
た後、また、Ｎ型の中間不純物密度領域２４は、Ｓｉイ
オンのドーズ量が約Ｉ Ｘ １０１３ｃｍ−２で、加速
電圧が約３０ｋｅＶの条件でイオン注入した後、９００
°Ｃの短時間熱処理により形成されている。尚、本実施
例における各半導体層の膜厚（Ａ） 不純物密度（Ｘ １０”ｃｍ＝） アンドープ アンドープ アンドープ アンドープ アンドープ アンドープ アンドープ である。本実施例における制御電極８を有するＥ−ＦＥ
Ｔ及び制御電極９を有するＤ−ＦＥＴの代表的性能指性
能指数 Ｅ−ＦＥＴ Ｄ−ＰＥＴＬｇ
（ｐｍ） １ １Ｖｔ（Ｖ）
０．２ −０．６ｇｍ（ｍ
ｓ／ｍｍ） ３５０ ３００ＶべＶ）
１．１５ １ＢＶｇ（Ｖ）
１０ １０である。本実施例に
おいては、Ｅ−ＦＥＴの制御電極がＧａＡｓに比ベエネ
ルギーギャップが大きなＡＩ。、５ＧａＯ，５Ａｓ上に
形成されているため、実施例１の場合に比べ、Ｅ−ＦＥ
ＴのＶｒが更に増加している。また、制御電極８及び９
の近傍にＮ型の中間不純物密度領域２４を設け、いわゆ
るＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ）構
造としているため、ゲート耐圧も増加している。更に、
ＡｌＧａＡｓからなるヘテロバッファ層２２を設けてい
るために、短チヤネル効果が小さく、チャネル長の短い
素子においても良好な特性を得ることができた。また、
本実施例の半導体集積装置を用いて、ＤＣＦＬ回路構成
のインバーター及びこれを用いたリング発振器を作製し
たところ、雑音余裕度的０．４Ｖ、無負荷でのゲート遅
延時間２５ｐｓ／ｓ、ゲート当りの消費電力０．６ｍＷ
と良好な結果を得た。また、１００°Ｃ近傍の高温にお
いても良好に動作し、本発明による半導体集積装置が、
十分な回路の動作雑音余裕度を有し、しかも高速かつ低
消費電力であることが分かった。
尚、本実施例においては、Ｅ−ＦＥＴ側のオーミック電
極７を第４の半導体層上に形成しているが、このオーミ
ック電極近傍領域の第４の半導体層を除去し、第３の半
導体層上に形成することも可能である。
極７を第４の半導体層上に形成しているが、このオーミ
ック電極近傍領域の第４の半導体層を除去し、第３の半
導体層上に形成することも可能である。
（実施例３）
第３図は、本発明の他の実施例の半導体集積装置の要部
構造断面図である。第３図において、半絶縁性基板１１
上の半導体層１としてアンドープのＧａＡｓ、第１の半
導体層２としてＮ型のＧａＡｓ、第２の半導体層３とし
てアンドープのＡｌｏ、３Ｇａｏ、７Ａｓ、第３の半導
体層４としてアンドープのＱａＡｓ、第４の半導体層５
としてアンドープのＡｌ。、３Ｇａｏ、７Ａｓ、第５の
半導体層６のうち３１としてＮ型のＧａＡｓ、３２とし
てアンドープのＧａＡｓ、オーミック電極７としてＡｕ
Ｇｅ／Ｎｉ、制御電極８及び９としてＷＳｉをそれぞれ
用いる。また、Ｎ型の高不純物密度領域１０は、Ｓｉイ
オンのドーズ量が約５ Ｘ １０１３ｃｍ−２で、加速
電圧が約５０ｋｅＶの条件でイオン注入した後、９００
°Ｃの短時間熱処理により形成されている。尚、本実施
例における各半導体層の膜厚及び不純物密度の代表例を
示すと、図示記号 膜厚（Ａ） 不純物密度（ＸＩＯ”ｃｍ−３） アンドープ アンドープ アンドープ アンドープ アンドープ である。本実施例における制御電極８を有するＥ−ＦＥ
Ｔ及び制御電極９を有するＤ−ＦＥＴの代表的性能指数
を例示すると、 性能指数 Ｅ−ＦＥＴ Ｄ−ＰＥＴＬボ
ｐｍ） １ １Ｖｔ（Ｖ）
０．２ −０．６ｇｍ（ｍｓ
／ｍｍ） ３５０ ４００Ｖｒ（Ｖ）
１ ０．９ＢＶｇ（Ｖ）
８ ７である。本実施例にお
いては、Ｄ−ＦＥＴ側においてＮ型のＧａＡｓ層３１を
設けているため、制御電極９とチャネル層２及び３１と
の距離が短くなり、Ｄ−ＦＥＴのｇｍが増加し、高速化
により有利になっている。結果的に、本発明による半導
体集積装置が、十分な回路の動作雑音余裕度を有し、し
かも高速かつ低消費電力であることも確認できた。
構造断面図である。第３図において、半絶縁性基板１１
上の半導体層１としてアンドープのＧａＡｓ、第１の半
導体層２としてＮ型のＧａＡｓ、第２の半導体層３とし
てアンドープのＡｌｏ、３Ｇａｏ、７Ａｓ、第３の半導
体層４としてアンドープのＱａＡｓ、第４の半導体層５
としてアンドープのＡｌ。、３Ｇａｏ、７Ａｓ、第５の
半導体層６のうち３１としてＮ型のＧａＡｓ、３２とし
てアンドープのＧａＡｓ、オーミック電極７としてＡｕ
Ｇｅ／Ｎｉ、制御電極８及び９としてＷＳｉをそれぞれ
用いる。また、Ｎ型の高不純物密度領域１０は、Ｓｉイ
オンのドーズ量が約５ Ｘ １０１３ｃｍ−２で、加速
電圧が約５０ｋｅＶの条件でイオン注入した後、９００
°Ｃの短時間熱処理により形成されている。尚、本実施
例における各半導体層の膜厚及び不純物密度の代表例を
示すと、図示記号 膜厚（Ａ） 不純物密度（ＸＩＯ”ｃｍ−３） アンドープ アンドープ アンドープ アンドープ アンドープ である。本実施例における制御電極８を有するＥ−ＦＥ
Ｔ及び制御電極９を有するＤ−ＦＥＴの代表的性能指数
を例示すると、 性能指数 Ｅ−ＦＥＴ Ｄ−ＰＥＴＬボ
ｐｍ） １ １Ｖｔ（Ｖ）
０．２ −０．６ｇｍ（ｍｓ
／ｍｍ） ３５０ ４００Ｖｒ（Ｖ）
１ ０．９ＢＶｇ（Ｖ）
８ ７である。本実施例にお
いては、Ｄ−ＦＥＴ側においてＮ型のＧａＡｓ層３１を
設けているため、制御電極９とチャネル層２及び３１と
の距離が短くなり、Ｄ−ＦＥＴのｇｍが増加し、高速化
により有利になっている。結果的に、本発明による半導
体集積装置が、十分な回路の動作雑音余裕度を有し、し
かも高速かつ低消費電力であることも確認できた。
以上の実施例においては、電子をキャリアとする半導体
集積装置について述べてきたが、正孔をキャリアとする
場合にも本発明の原理は同様に成り立つ。次に、正孔を
キャリアとする半導体集積装置の実施例について述べる
。
集積装置について述べてきたが、正孔をキャリアとする
場合にも本発明の原理は同様に成り立つ。次に、正孔を
キャリアとする半導体集積装置の実施例について述べる
。
（実施例４）
本実施例の半導体集積装置の要部構造断面図は第１図と
同様である。第１図において、半絶縁性基板１１上の半
導体層１としてアンドープのＧａＡｓ 、第１の半導体
層２としてＰ型のＧｅ、第２の半導体層３としてアンド
ープのＡｌｏ、ａＧａ、７Ａｓ、、第３の半導体層４と
してアンドープのＧａＡｓ、第４の半導体層５としてア
ンドープのＡｌｏ、ａＧａｏ、７ＡＳ、第５の半導体層
６としてアンドープのＧａＡｓ、オーミック電極７とし
てＡｕＺｎ、制御電極８及び９としてＷＳｉをそれぞれ
用いる。また、Ｐ型の高不純物密度領域１０は、Ｂｅイ
オンのドーズ量が約５Ｘ１０１３ｃｍ＝で、加速電圧が
約５０ｋｅＶの条件でイオン注入した後、９００℃の短
時間熱処理により形成されている。尚、本実施例におけ
る各半導体層の膜厚及び不純物密度の代表例を示すと、
図示記号 膜厚（Ａ） 不純物密度（Ｘ １０
１８ｃ１０ｌ８ ５０００ アンド
ープ３２００ アンドープ ４ ５０ アンドープ５ ５
０ アンドープ６２００ ア
ンドープ である。本実施例においても、電子をキャリアとする場
合と同様に、特にＶｒに関して、従来のＧａＡｓＭＥＳ
ＦＥＴに比較して改善がみられた。また、本発明による
半導体集積装置が、十分な回路の動作雑音余裕度を有し
、しかも高速かつ低消費電力であることも分かった。
同様である。第１図において、半絶縁性基板１１上の半
導体層１としてアンドープのＧａＡｓ 、第１の半導体
層２としてＰ型のＧｅ、第２の半導体層３としてアンド
ープのＡｌｏ、ａＧａ、７Ａｓ、、第３の半導体層４と
してアンドープのＧａＡｓ、第４の半導体層５としてア
ンドープのＡｌｏ、ａＧａｏ、７ＡＳ、第５の半導体層
６としてアンドープのＧａＡｓ、オーミック電極７とし
てＡｕＺｎ、制御電極８及び９としてＷＳｉをそれぞれ
用いる。また、Ｐ型の高不純物密度領域１０は、Ｂｅイ
オンのドーズ量が約５Ｘ１０１３ｃｍ＝で、加速電圧が
約５０ｋｅＶの条件でイオン注入した後、９００℃の短
時間熱処理により形成されている。尚、本実施例におけ
る各半導体層の膜厚及び不純物密度の代表例を示すと、
図示記号 膜厚（Ａ） 不純物密度（Ｘ １０
１８ｃ１０ｌ８ ５０００ アンド
ープ３２００ アンドープ ４ ５０ アンドープ５ ５
０ アンドープ６２００ ア
ンドープ である。本実施例においても、電子をキャリアとする場
合と同様に、特にＶｒに関して、従来のＧａＡｓＭＥＳ
ＦＥＴに比較して改善がみられた。また、本発明による
半導体集積装置が、十分な回路の動作雑音余裕度を有し
、しかも高速かつ低消費電力であることも分かった。
この実施例４は、電子をキャリアとする半導体集積装置
の実施例１と対をなすものであるが、本発明の原理に照
合すれば、他の実施例、実施例２及び実施例３に対応し
た正孔キャリアとする半導体集積装置が実現可能なこと
は明らかである。
の実施例１と対をなすものであるが、本発明の原理に照
合すれば、他の実施例、実施例２及び実施例３に対応し
た正孔キャリアとする半導体集積装置が実現可能なこと
は明らかである。
以上実施例１乃至実施例４においては、ＧａＡｓ、Ａｌ
ＧａＡｓ、Ｇｅを半導体材料として用いたが、ＩｎＧａ
Ａｓ、ＩｎＡｌＡｓ、ＩｎＰ、ＧａＳｂ、ＩｎＳｂ、Ｓ
ｉなど他の半導体材料を用いることも可能である。
ＧａＡｓ、Ｇｅを半導体材料として用いたが、ＩｎＧａ
Ａｓ、ＩｎＡｌＡｓ、ＩｎＰ、ＧａＳｂ、ＩｎＳｂ、Ｓ
ｉなど他の半導体材料を用いることも可能である。
次に、本発明の半導体集積装置の製造方法の実施例につ
いて述べる。
いて述べる。
（実施例５）
第４図は、本発明の一実施例の半導体集積装置製造方法
の要部製造工程である。第４図（ａ）は、半導体結晶の
断面図である。第４図（ａ）において、半絶縁性基板１
１上の半導体層１としてアンドープのＧａＡｓ、第１の
半導体層２としてＮ型のＧａＡｓ、第２の半導体層３と
してアンドープのＡＩ。、３Ｇａｏ、７Ａｓ、第３の半
導体層４としてアンドープのＧａＡｓ、第４の半導体層
５としてアンドープのＡｌｏ、３Ｇａｏ、７Ａｓ−第５
の半導体層６としてアンドープのＧａＡｓを、分子線エ
ピタキシャル（ＭＢＥ）法を用いて、各々連続的に成長
する。次に、第４図（ｂ）に示すように、Ｄ−ＦＥＴと
なる領域をフォトレジスト（ＰＲ）４１でマスクし、Ｃ
ＣＬ２Ｆ２とＨｅの混合ガス４２でドライエツチングし
て、第５の半導体層６のアンドープのＧａＡｓを選択的
に除去し、Ｅ−ＦＥＴとなる領域を形成する。次に、こ
のＥ−ＦＥＴとなる領域の第４の半導体層５のアンドー
プのＡｌｏ、３Ｇａｏ、７Ａｓをリン酸系のエツチング
液で除去する。前記ＰＲ除去後、ＷＳｉをスパッタ法で
堆積し、ドライエツチング法で加工する。その後、Ｓｉ
イオンをドーズ量が約５ Ｘ １０１３ｃｍ−２で、加
速電圧が約５０ｋｅＶの条件でイオン注入した後、９０
０°Ｃの短時間熱処理を施す。その後、オーミック電極
７としてＡｕＧｅ／Ｎｉを蒸着し、熱処理により合金化
する。最後に、素子間の配線を行い完成させる。尚、本
実施例における各半導体図示記号 膜厚（Ａ）
不純物密度（Ｘ １０１８ｃｍ−３）１ ５０
００ アンドープ３２００
アンドープ ４ ５０ アンドープ５
５０ アンドープ６２００
アンドープ である。本実施例において得られた素子のしきい値電圧
Ｖｔの標準偏差σＶｔは、約２０ｍＶと良好であった。
の要部製造工程である。第４図（ａ）は、半導体結晶の
断面図である。第４図（ａ）において、半絶縁性基板１
１上の半導体層１としてアンドープのＧａＡｓ、第１の
半導体層２としてＮ型のＧａＡｓ、第２の半導体層３と
してアンドープのＡＩ。、３Ｇａｏ、７Ａｓ、第３の半
導体層４としてアンドープのＧａＡｓ、第４の半導体層
５としてアンドープのＡｌｏ、３Ｇａｏ、７Ａｓ−第５
の半導体層６としてアンドープのＧａＡｓを、分子線エ
ピタキシャル（ＭＢＥ）法を用いて、各々連続的に成長
する。次に、第４図（ｂ）に示すように、Ｄ−ＦＥＴと
なる領域をフォトレジスト（ＰＲ）４１でマスクし、Ｃ
ＣＬ２Ｆ２とＨｅの混合ガス４２でドライエツチングし
て、第５の半導体層６のアンドープのＧａＡｓを選択的
に除去し、Ｅ−ＦＥＴとなる領域を形成する。次に、こ
のＥ−ＦＥＴとなる領域の第４の半導体層５のアンドー
プのＡｌｏ、３Ｇａｏ、７Ａｓをリン酸系のエツチング
液で除去する。前記ＰＲ除去後、ＷＳｉをスパッタ法で
堆積し、ドライエツチング法で加工する。その後、Ｓｉ
イオンをドーズ量が約５ Ｘ １０１３ｃｍ−２で、加
速電圧が約５０ｋｅＶの条件でイオン注入した後、９０
０°Ｃの短時間熱処理を施す。その後、オーミック電極
７としてＡｕＧｅ／Ｎｉを蒸着し、熱処理により合金化
する。最後に、素子間の配線を行い完成させる。尚、本
実施例における各半導体図示記号 膜厚（Ａ）
不純物密度（Ｘ １０１８ｃｍ−３）１ ５０
００ アンドープ３２００
アンドープ ４ ５０ アンドープ５
５０ アンドープ６２００
アンドープ である。本実施例において得られた素子のしきい値電圧
Ｖｔの標準偏差σＶｔは、約２０ｍＶと良好であった。
また、ＤＣＦＬ回路構成を用いて回路を作製したところ
、実施例１で示したものと同様の良好な性能を確認でき
た。更に、素子特性の均−性及び再現性も良好であった
。
、実施例１で示したものと同様の良好な性能を確認でき
た。更に、素子特性の均−性及び再現性も良好であった
。
尚、本実施例においては、Ｅ−ＦＥＴどなる領域の第４
の半導体層５のアンドープのＡｌｏ、ａＧａｏ、７ＡＳ
をリン酸系のエツチング液で除去したが、この半導体層
を残したままＷＳｉを堆積、加工してもよい。この場合
、実施例２で述べたように、Ｖｒが改善される。また、
ドライエツチング用のガス４２として、Ｏ□、Ｃ１２，
ＣＣｌ４．ＣＢｒＦ３．ＣＦ４，５ｉＣ１４，ＳＦ６．
ＨＣＩ、ＨＢｒなどのガスの組合せによる混合ガスを用
いることも可能である。更に、ドライエツチング用のガ
ス４２の代わりに、酒石酸や弗化アンモニウム液などを
用いてもよい。
の半導体層５のアンドープのＡｌｏ、ａＧａｏ、７ＡＳ
をリン酸系のエツチング液で除去したが、この半導体層
を残したままＷＳｉを堆積、加工してもよい。この場合
、実施例２で述べたように、Ｖｒが改善される。また、
ドライエツチング用のガス４２として、Ｏ□、Ｃ１２，
ＣＣｌ４．ＣＢｒＦ３．ＣＦ４，５ｉＣ１４，ＳＦ６．
ＨＣＩ、ＨＢｒなどのガスの組合せによる混合ガスを用
いることも可能である。更に、ドライエツチング用のガ
ス４２の代わりに、酒石酸や弗化アンモニウム液などを
用いてもよい。
また、この実施例５は、電子をキャリアとする半導体集
積装置の製造方法であるが、本発明の原理に照合すれば
、原則的に、正孔をキャリアとする半導体集積装置の製
造方法としても同様に適応可能なことは明らかである。
積装置の製造方法であるが、本発明の原理に照合すれば
、原則的に、正孔をキャリアとする半導体集積装置の製
造方法としても同様に適応可能なことは明らかである。
（発明の効果）
以上説明したように、本発明によれば、回路の動作雑音
余裕度が大きく、しかも高速性及び低消費電力性に優れ
た半導体集積装置が実現できるという効果がある。更に
、均−性及び再現性が良好な製造方法により歩留りが向
上できるため、価格の低減にも非常に有効である。
余裕度が大きく、しかも高速性及び低消費電力性に優れ
た半導体集積装置が実現できるという効果がある。更に
、均−性及び再現性が良好な製造方法により歩留りが向
上できるため、価格の低減にも非常に有効である。
第１図から第３図は本発明の半導体集積装置の実施例に
おける模式的構造断面図、第４図（ａ）、（ｂ）、（ｃ
）は本発明の半導体集積装置の製造方法の実施例におけ
る主な製造工程を示す模式的構造断面図である。 １０．・アンドープＧａＡｓ層、２・・・第１の半導体
層（Ｎ型ＧａＡｓあるいはＰ型Ｇｅ）、３・・・第２の
半導体層（アンドープＡＩＧａＡｓ）、４・・・第３の
半導体層（アンドープＧａＡｓ）、５・・・第４の半導
体層（アンドープＡＩＧａＡｓ）、６・・・第５の半導
体層（アンドープＧａＡｓ）、７・・・オーミック電極
、８．９・・・制御電極、１０・・・Ｎ型の高不純物密
度領域、１１・・・基板、２１・・・アンドープＧａＡ
Ｊ、２２・・・アンドープＡｌＧａＡｓ、 ２３−・・
アンドープＧａＡｓ、 ２４・Ｎ型の中間不純物密度領
域、３１・・・第５の半導体層（Ｎ型ＧａＡｓ）、３２
・・・第５の半導体層（アンドープＧａＡｓ）、４１・
・・フォトレジスト、４２・・・ドライエツチング用混
合ガス、４３・・・注入イオン。 第１図 第２図
おける模式的構造断面図、第４図（ａ）、（ｂ）、（ｃ
）は本発明の半導体集積装置の製造方法の実施例におけ
る主な製造工程を示す模式的構造断面図である。 １０．・アンドープＧａＡｓ層、２・・・第１の半導体
層（Ｎ型ＧａＡｓあるいはＰ型Ｇｅ）、３・・・第２の
半導体層（アンドープＡＩＧａＡｓ）、４・・・第３の
半導体層（アンドープＧａＡｓ）、５・・・第４の半導
体層（アンドープＡＩＧａＡｓ）、６・・・第５の半導
体層（アンドープＧａＡｓ）、７・・・オーミック電極
、８．９・・・制御電極、１０・・・Ｎ型の高不純物密
度領域、１１・・・基板、２１・・・アンドープＧａＡ
Ｊ、２２・・・アンドープＡｌＧａＡｓ、 ２３−・・
アンドープＧａＡｓ、 ２４・Ｎ型の中間不純物密度領
域、３１・・・第５の半導体層（Ｎ型ＧａＡｓ）、３２
・・・第５の半導体層（アンドープＧａＡｓ）、４１・
・・フォトレジスト、４２・・・ドライエツチング用混
合ガス、４３・・・注入イオン。 第１図 第２図
Claims (6)
- （１）Ｎ型で高不純物密度の第１の半導体層上に低不純
物密度の第２の半導体層と低不純物密度の第３の半導体
層が順次形成されかつ第１の半導体層は第２の半導体層
より大きな電子親和力を有し、前記第３の半導体層上に
設けられた制御電極か、あるいは、高不純物密度の第１
の半導体層上に低不純物密度の第２の半導体層と低不純
物密度の第３の半導体層と第４の半導体層が順次形成さ
れ、前記第４の半導体層上に設けられた制御電極のいず
れかと、前記制御電極を挟んだ両側に前記第１の半導体
層と電気的に接続された少なくとも２個のオーミック電
極とを備えた第１の半導体装置と、前記第３の半導体層
上の前記第４の半導体層上に設けられた第４の半導体層
と第５の半導体層とを順次有し、前記第５の半導体層上
に設けられた制御電極と、この制御電極を挟んだ両側に
前記第１の半導体層と電気的に接続された少なくとも２
個のオーミック電極とを備えた第２の半導体装置とを同
一基板上に設けてあり、第４及び第５の半導体層を低不
純物密度としたことを特徴とする半導体集積装置。 - （２）特許請求の範囲第１項記載の半導体集積装置にお
いて、第１の半導体層を第２の半導体層の電子親和力と
エネルギーギャップの和より小さい電子親和力とエネル
ギーギャップの和を有するＰ型の半導体とした特許請求
の範囲第１項記載の半導体集積装置。 - （３）特許請求の範囲第１項及び第２項記載の半導体集
積装置において、第４及び第５の低不純物密度の半導体
層の一部に第１の半導体層と同じ導電型の不純物を添加
したことを特徴とする半導体集積装置。 - （４）特許請求の範囲第１項から第３項記載の半導体集
積装置において第４の半導体層を第２の半導体層より大
きいエネルギーギャップの半導体とした半導体集積装置
。 - （５）基板上に、第１の半導体層乃至第５の半導体層を
順次結晶成長する工程と、前記結晶の一部の第５の半導
体層を選択的に除去する工程と、前記除去部の第４の半
導体層上に第１の半導体装置を形成し、前記除去部以外
の第５の半導体層上に第２の半導体装置を形成する工程
を含むことを特徴とする特許請求の範囲第１項乃至第４
項記載の半導体集積装置の製造方法。 - （６）基板上に、第１の半導体層乃至第５の半導体層を
順次結晶成長する工程と、前記結晶の一部の第５の半導
体層を選択的に除去し、更に第４の半導体層を除去する
工程と、前記除去部の第３の半導体層上に第１の半導体
装置を形成し、前記除去部以外の第５の半導体層上に第
２の半導体装置を形成する工程を含むことを特徴とする
特許請求の範囲第１項乃至第４項記載の半導体集積装置
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161512A JP2503594B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体集積装置及びその製造方法 |
| DE68928395T DE68928395T2 (de) | 1988-06-28 | 1989-06-28 | Halbleitervorrichtung mit Verbindungshalbleiterfet mit E/D-Struktur mit hoher Geräuschmarge |
| EP89111778A EP0348944B1 (en) | 1988-06-28 | 1989-06-28 | Semiconductor device having compound semiconductor fet of E/D structure with high noise margin |
| US07/608,039 US5043776A (en) | 1988-06-28 | 1990-11-02 | Semiconductor device having compound semiconductor FET of E/D structure with high margin |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161512A JP2503594B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体集積装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210747A true JPH0210747A (ja) | 1990-01-16 |
| JP2503594B2 JP2503594B2 (ja) | 1996-06-05 |
Family
ID=15736472
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161512A Expired - Fee Related JP2503594B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体集積装置及びその製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP2503594B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205362A (ja) * | 1988-12-28 | 1990-08-15 | American Teleph & Telegr Co <Att> | ＧａＡｓ集積回路およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168965A (ja) * | 1985-01-23 | 1986-07-30 | Hitachi Ltd | 半導体装置 |
| JPS6273674A (ja) * | 1985-09-27 | 1987-04-04 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-06-28 JP JP63161512A patent/JP2503594B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168965A (ja) * | 1985-01-23 | 1986-07-30 | Hitachi Ltd | 半導体装置 |
| JPS6273674A (ja) * | 1985-09-27 | 1987-04-04 | Hitachi Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205362A (ja) * | 1988-12-28 | 1990-08-15 | American Teleph & Telegr Co <Att> | ＧａＡｓ集積回路およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2503594B2 (ja) | 1996-06-05 |
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