JPH04225569A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04225569A JPH04225569A JP40814190A JP40814190A JPH04225569A JP H04225569 A JPH04225569 A JP H04225569A JP 40814190 A JP40814190 A JP 40814190A JP 40814190 A JP40814190 A JP 40814190A JP H04225569 A JPH04225569 A JP H04225569A
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- Japan
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- same conductivity
- silicon substrate
- semiconductor device
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000005669 field effect Effects 0.000 claims abstract description 6
- 238000004904 shortening Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
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- 238000005259 measurement Methods 0.000 description 2
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧横型ＭＯＳ（酸
化金属半導体）電界効果トランジスタ等の半導体装置に
関する。
化金属半導体）電界効果トランジスタ等の半導体装置に
関する。
【０００２】
【従来の技術】以下、従来の高耐圧横型ＭＯＳ電界効果
トランジスタ（以下、ＬＭＯＳと略す。）について説明
する。
トランジスタ（以下、ＬＭＯＳと略す。）について説明
する。
【０００３】図５（ａ）は従来のＬＭＯＳの平面図、図
５（ｂ）は同図（ａ）のＡ−Ｂ線断面図である。高濃度
のドレイン領域１は延長ドレイン領域２内に形成され、
さらに同様に延長ドレイン領域２に包含されたシリコン
基板４と同一の導電型領域３（以下、ＰＴ領域と略す。 ）に回りを取り囲まれるように形成されている。延長ド
レイン領域２とシリコン基板４とのシリコン表面部にお
ける接合部のシリコン基板４側にはチャネル部５が形成
され、チャネル部５上にはゲート酸化膜６およびゲート
電極となるポリシリコン７が並設されている。チャネル
部５の横には、延長ドレイン領域２に相対して逆導電型
のソース領域８が形成されており、またソース領域８を
取り囲むようにして高濃度の同一導電型でチャネルスト
ッパ９が形成されている。さらにチャネルの基板バイア
ス効果を抑制するため、ソース領域８に隣接して同一導
電型の高濃度領域１０を設け、ソース領域８と同様にソ
ース電極１１と電気的に接続されている。なお、図５に
おいて、１２はドレイン電極である。
５（ｂ）は同図（ａ）のＡ−Ｂ線断面図である。高濃度
のドレイン領域１は延長ドレイン領域２内に形成され、
さらに同様に延長ドレイン領域２に包含されたシリコン
基板４と同一の導電型領域３（以下、ＰＴ領域と略す。 ）に回りを取り囲まれるように形成されている。延長ド
レイン領域２とシリコン基板４とのシリコン表面部にお
ける接合部のシリコン基板４側にはチャネル部５が形成
され、チャネル部５上にはゲート酸化膜６およびゲート
電極となるポリシリコン７が並設されている。チャネル
部５の横には、延長ドレイン領域２に相対して逆導電型
のソース領域８が形成されており、またソース領域８を
取り囲むようにして高濃度の同一導電型でチャネルスト
ッパ９が形成されている。さらにチャネルの基板バイア
ス効果を抑制するため、ソース領域８に隣接して同一導
電型の高濃度領域１０を設け、ソース領域８と同様にソ
ース電極１１と電気的に接続されている。なお、図５に
おいて、１２はドレイン電極である。
【０００４】
【発明が解決しようとする課題】従来のＬＭＯＳにおい
ては、ブレークダウン時におけるブレークダウン電流は
、ドレイン電極１２からドレイン領域１，延長ドレイン
領域２，ソース領域８下のシリコン基板４を通り、さら
に同一導電型領域１０を通りソース電極１１へ流れる。 ＬＭＯＳの電力負荷がモーターやソレノイド等の誘導性
のとき、ブレークダウンが生じ、ブレークダウン電流が
大きくなると、ソース領域８下のシリコン基板４の持つ
抵抗成分のため、延長ドレイン領域２，シリコン基板４
，ソース領域８で形成される寄生のバイポーらトランジ
スタが動作し、ＬＭＯＳは発熱により破壊に至る。 このように、従来のＬＭＯＳは逆方向の安全動作領域（
以下、ＲＡＳＯと略す。）が弱いという欠点があった。
ては、ブレークダウン時におけるブレークダウン電流は
、ドレイン電極１２からドレイン領域１，延長ドレイン
領域２，ソース領域８下のシリコン基板４を通り、さら
に同一導電型領域１０を通りソース電極１１へ流れる。 ＬＭＯＳの電力負荷がモーターやソレノイド等の誘導性
のとき、ブレークダウンが生じ、ブレークダウン電流が
大きくなると、ソース領域８下のシリコン基板４の持つ
抵抗成分のため、延長ドレイン領域２，シリコン基板４
，ソース領域８で形成される寄生のバイポーらトランジ
スタが動作し、ＬＭＯＳは発熱により破壊に至る。 このように、従来のＬＭＯＳは逆方向の安全動作領域（
以下、ＲＡＳＯと略す。）が弱いという欠点があった。
【０００５】本発明は上記課題を解決するもので、逆方
向の安全動作領域を表わすＲＡＳＯ値を向上した半導体
装置を提供することを目的としている。
向の安全動作領域を表わすＲＡＳＯ値を向上した半導体
装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、表面を有する一導電型のシリコン基板上に
存在する逆導電型の延長ドレイン領域内に包含されたシ
リコン基板と同一の導電型領域の少なくとも一部分の、
ドレイン・ソース領域方向の長さを他の同一の導電型領
域の長さよりも短くし、その横型ＭＯＳトランジスタの
ソース領域を除去した構成または少なくとも一部分の同
一の導電型領域を除去し、その除去した横型ＭＯＳトラ
ンジスタのソース領域も除去した構成による。
に本発明は、表面を有する一導電型のシリコン基板上に
存在する逆導電型の延長ドレイン領域内に包含されたシ
リコン基板と同一の導電型領域の少なくとも一部分の、
ドレイン・ソース領域方向の長さを他の同一の導電型領
域の長さよりも短くし、その横型ＭＯＳトランジスタの
ソース領域を除去した構成または少なくとも一部分の同
一の導電型領域を除去し、その除去した横型ＭＯＳトラ
ンジスタのソース領域も除去した構成による。
【０００７】
【作用】この構成によって、同一の導電型領域を短くし
た部分または除去した部分で逆方向耐圧が決まり、その
部分のソース領域を除くことにより、寄生バイポーラ・
トランジスタが動作しないようになり、その結果ＲＡＳ
Ｏ値が向上する。
た部分または除去した部分で逆方向耐圧が決まり、その
部分のソース領域を除くことにより、寄生バイポーラ・
トランジスタが動作しないようになり、その結果ＲＡＳ
Ｏ値が向上する。
【０００８】
【実施例】以下に図面を参照して、本発明のＬＭＯＳの
構造を詳しく述べる。
構造を詳しく述べる。
【０００９】図１（ａ）は本発明にかかる一実施例のＬ
ＭＯＳの平面図、図１（ｂ）は同図（ａ）のＡ−Ｂ線断
面図、図２（ａ）は本発明にかかる他の実施例のＬＭＯ
Ｓの平面図、図２（ｂ）は同図（ａ）のＡ−Ｂ線断面図
を示している。図１および図２において、従来例の図５
と同一部分には同一番号を付している。すなわち１は高
濃度のドレイン領域、２は延長ドレイン領域、３はシリ
コン基板と同一の導電型領域（以下ＰＴ領域と呼ぶ）、
４はシリコン基板、５はチャネル部、６はゲート酸化膜
、７はポリシリコン、８はソース領域、９はチャネルス
トッパ、１０は同一導電型の高濃度領域、１１はソース
電極、１２はドレイン電極を示している。
ＭＯＳの平面図、図１（ｂ）は同図（ａ）のＡ−Ｂ線断
面図、図２（ａ）は本発明にかかる他の実施例のＬＭＯ
Ｓの平面図、図２（ｂ）は同図（ａ）のＡ−Ｂ線断面図
を示している。図１および図２において、従来例の図５
と同一部分には同一番号を付している。すなわち１は高
濃度のドレイン領域、２は延長ドレイン領域、３はシリ
コン基板と同一の導電型領域（以下ＰＴ領域と呼ぶ）、
４はシリコン基板、５はチャネル部、６はゲート酸化膜
、７はポリシリコン、８はソース領域、９はチャネルス
トッパ、１０は同一導電型の高濃度領域、１１はソース
電極、１２はドレイン電極を示している。
【００１０】本発明の特徴は、図１（ａ）に示すように
、Ａ−Ｂ線の部分は他の部分と比較しＰＴ領域３の長さ
が短くなっていることである。一方、従来品は図５に示
したようにＰＴ領域の長さは一定である。このため本発
明では、ドレイン・ソース間の逆方向耐圧はＡ−Ｂ線の
部分で低くなり、横型ＭＯＳの逆方向耐圧はＰＴ領域３
の長さが短い領域で決定される。したがって、このよう
なＰＴ領域３の長さを短くした横型ＭＯＳトランジスタ
のソース領域８を除くことにより、ブレークダウン電流
は従来例のようにソース領域８下部のシリコン基板４を
通ることなく直接ソース電極１１に抜けるため、延長ド
レイン領域２，シリコン基板４，ソース領域８で形成さ
れる寄生のバイポーラトランジスタは動作せず、横型Ｍ
ＯＳトランジスタの破壊は抑制される。このときＰＴ領
域３の長さを変化させることにより、素子の耐圧を変化
させることが可能である。
、Ａ−Ｂ線の部分は他の部分と比較しＰＴ領域３の長さ
が短くなっていることである。一方、従来品は図５に示
したようにＰＴ領域の長さは一定である。このため本発
明では、ドレイン・ソース間の逆方向耐圧はＡ−Ｂ線の
部分で低くなり、横型ＭＯＳの逆方向耐圧はＰＴ領域３
の長さが短い領域で決定される。したがって、このよう
なＰＴ領域３の長さを短くした横型ＭＯＳトランジスタ
のソース領域８を除くことにより、ブレークダウン電流
は従来例のようにソース領域８下部のシリコン基板４を
通ることなく直接ソース電極１１に抜けるため、延長ド
レイン領域２，シリコン基板４，ソース領域８で形成さ
れる寄生のバイポーラトランジスタは動作せず、横型Ｍ
ＯＳトランジスタの破壊は抑制される。このときＰＴ領
域３の長さを変化させることにより、素子の耐圧を変化
させることが可能である。
【００１１】またＰＴ領域３の長さを短くする代りに、
図２（ａ）のＡ−Ｂ線部のように、一部のＰＴ領域３を
除くことによっても同様の効果が期待できる。
図２（ａ）のＡ−Ｂ線部のように、一部のＰＴ領域３を
除くことによっても同様の効果が期待できる。
【００１２】図３はＲＡＳＯレベルの測定回路を示し、
図４は従来品と本発明品のＲＡＳＯレベルの比較を示し
ている。本発明品のＲＡＳＯレベルは従来品と比較する
と約１０倍に向上している。以上のように本発明によれ
ば、従来と同様のプロセスＬＭＯＳのＲＡＳＯが格段に
向上する。
図４は従来品と本発明品のＲＡＳＯレベルの比較を示し
ている。本発明品のＲＡＳＯレベルは従来品と比較する
と約１０倍に向上している。以上のように本発明によれ
ば、従来と同様のプロセスＬＭＯＳのＲＡＳＯが格段に
向上する。
【００１３】
【発明の効果】以上の実施例から明らかなように本発明
によれば、ＰＴ領域の少なくとも一部分のドレイン・ソ
ース領域方向の長さを他のＰＴ領域の長さより短くした
構成によるので、逆方向の安全動作領域を表わすＲＡＳ
Ｏ値を向上した半導体装置を提供できる。
によれば、ＰＴ領域の少なくとも一部分のドレイン・ソ
ース領域方向の長さを他のＰＴ領域の長さより短くした
構成によるので、逆方向の安全動作領域を表わすＲＡＳ
Ｏ値を向上した半導体装置を提供できる。
【図１】
（ａ）は本発明の一実施例の半導体装置の平面図（ｂ）
は図１（ａ）のＡ−Ｂ線断面図
は図１（ａ）のＡ−Ｂ線断面図
【図２】
（ａ）は本発明の他の実施例の半導体装置の平面図（ｂ
）は図２（ａ）のＡ−Ｂ線断面図
）は図２（ａ）のＡ−Ｂ線断面図
【図３】ＲＡＳＯレベルの測定回路の回路図
【図４】従
来品と本発明品のＲＡＳＯレベルの比較図
来品と本発明品のＲＡＳＯレベルの比較図
【図５】
（ａ）は従来の半導体装置の平面図
（ｂ）は図５（ａ）のＡ−Ｂ線断面図
１ ドレイン領域
２ 延長ドレイン領域
３ シリコン基板と同一の導電型領域４ シリコン
基板 ８ ソース領域
基板 ８ ソース領域
Claims (4)
- 【請求項１】シリコン基板と、そのシリコン基板の表面
に形成されたそのシリコン基板と逆導電型の延長ドレイ
ン領域と、その延長ドレイン領域の表面に形成された前
記シリコン基板と同一の導電型領域とを少なくとも有す
る複数の横型ＭＯＳ電界効果トランジスタ等で構成され
た半導体装置において、前記延長ドレイン領域の表面に
形成されたシリコン基板と同一の導電型領域の少なくと
も一部分のドレイン・ソース領域方向の長さを他の同一
の導電型領域の長さより短くしたことを特徴とする半導
体装置。 - 【請求項２】同一の導電型領域の長さが短い横型ＭＯＳ
電界効果型トランジスタのソース領域を除去したことを
特徴とする請求項１記載の半導体装置。 - 【請求項３】同一の導電型領域の長さを短くする代わり
に、その部分の同一の導電型領域を除去したことを特徴
とする請求項１記載の半導体装置。 - 【請求項４】同一の導電型領域を除去した横型ＭＯＳ電
界効果トランジスタのソース領域を除去したことを特徴
とする請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40814190A JP2678092B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40814190A JP2678092B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04225569A true JPH04225569A (ja) | 1992-08-14 |
| JP2678092B2 JP2678092B2 (ja) | 1997-11-17 |
Family
ID=18517634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40814190A Expired - Fee Related JP2678092B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2678092B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215138B1 (en) | 1998-04-16 | 2001-04-10 | Nec Corporation | Semiconductor device and its fabrication method |
-
1990
- 1990-12-27 JP JP40814190A patent/JP2678092B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215138B1 (en) | 1998-04-16 | 2001-04-10 | Nec Corporation | Semiconductor device and its fabrication method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2678092B2 (ja) | 1997-11-17 |
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Legal Events
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