JPH05335583A - 縦型ｍｏｓ電界効果トランジスタ - Google Patents
縦型ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPH05335583A JPH05335583A JP4136947A JP13694792A JPH05335583A JP H05335583 A JPH05335583 A JP H05335583A JP 4136947 A JP4136947 A JP 4136947A JP 13694792 A JP13694792 A JP 13694792A JP H05335583 A JPH05335583 A JP H05335583A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- polycrystalline silicon
- gate
- power mosfet
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 逆方向安全動作領域の向上を図ることができ
る縦型ＭＯＳ構造をした電界効果トランジスタを提供す
る。 【構成】 チップ周辺部のゲート電極である多結晶シリ
コン２１をストライプ状にチップ周辺を取り囲むように
形成し、その他のゲート電極である多結晶シリコン２２
を格子状に形成する。格子状の多結晶シリコン２２を直
接ゲートパッド２４に接続し、ストライプ状の多結晶シ
リコン２１をシート抵抗を高くした多結晶シリコンもし
くはアモルファスシリコン等で形成された高抵抗２３を
介してゲートパッド２４に接続する。
る縦型ＭＯＳ構造をした電界効果トランジスタを提供す
る。 【構成】 チップ周辺部のゲート電極である多結晶シリ
コン２１をストライプ状にチップ周辺を取り囲むように
形成し、その他のゲート電極である多結晶シリコン２２
を格子状に形成する。格子状の多結晶シリコン２２を直
接ゲートパッド２４に接続し、ストライプ状の多結晶シ
リコン２１をシート抵抗を高くした多結晶シリコンもし
くはアモルファスシリコン等で形成された高抵抗２３を
介してゲートパッド２４に接続する。
Description
【０００１】
【産業上の利用分野】この発明は、縦型ＭＯＳ構造をし
た電界効果トランジスタに関するものである。
た電界効果トランジスタに関するものである。
【０００２】
【従来の技術】図３は、従来の大出力用縦型ＭＯＳ電界
効果トランジスタ（以下パワーＭＯＳＦＥＴという）の
構造を示す図で、同図（ａ）は従来のパワーＭＯＳＦＥ
Ｔのマスクを示す平面図、同図（ｂ）は同図（ａ）のＢ
−Ｂ’間で切断したセルの断面構造を示す図である。図
３において、１はドレイン領域、２はゲ−ト酸化膜、３
は多結晶シリコン、４は高濃度領域、５はウェル領域、
６はソ−ス領域、７は層間絶縁膜、８はソ−ス電極、９
はドレイン電極を示している。
効果トランジスタ（以下パワーＭＯＳＦＥＴという）の
構造を示す図で、同図（ａ）は従来のパワーＭＯＳＦＥ
Ｔのマスクを示す平面図、同図（ｂ）は同図（ａ）のＢ
−Ｂ’間で切断したセルの断面構造を示す図である。図
３において、１はドレイン領域、２はゲ−ト酸化膜、３
は多結晶シリコン、４は高濃度領域、５はウェル領域、
６はソ−ス領域、７は層間絶縁膜、８はソ−ス電極、９
はドレイン電極を示している。
【０００３】図３に示すように、縦型構造のＭＯＳＦＥ
Ｔは一般的に拡散自己整合、いわゆるＤ−ＭＯＳ（Ｄｉ
ｆｆｕｓｅｄ ｓｅｌｆ ａｌｉｇｎｄ）構造をしてい
る。すなわち、ドレイン領域１となるシリコン基板表面
上にゲ−ト酸化膜２を形成し、ゲート酸化膜２の上にリ
ソグラフィ工程により多結晶シリコン膜３を格子状に形
成し、ゲ−ト酸化膜２上より多結晶シリコン膜３に接す
ることなく四角形状にしてドレイン領域１とは逆導電型
の高濃度領域４を形成し、多結晶シリコン膜３をマスク
として自己整合拡散によるドレイン領域１とは逆導電型
のウェル領域５とドレイン領域１と同一導電型領域のソ
−ス領域６を形成し、多結晶シリコン膜３に対して層間
絶縁膜７を形成してリソグラフィ工程を経た後にソ−ス
電極８およびドレイン電極９を形成したものである。
Ｔは一般的に拡散自己整合、いわゆるＤ−ＭＯＳ（Ｄｉ
ｆｆｕｓｅｄ ｓｅｌｆ ａｌｉｇｎｄ）構造をしてい
る。すなわち、ドレイン領域１となるシリコン基板表面
上にゲ−ト酸化膜２を形成し、ゲート酸化膜２の上にリ
ソグラフィ工程により多結晶シリコン膜３を格子状に形
成し、ゲ−ト酸化膜２上より多結晶シリコン膜３に接す
ることなく四角形状にしてドレイン領域１とは逆導電型
の高濃度領域４を形成し、多結晶シリコン膜３をマスク
として自己整合拡散によるドレイン領域１とは逆導電型
のウェル領域５とドレイン領域１と同一導電型領域のソ
−ス領域６を形成し、多結晶シリコン膜３に対して層間
絶縁膜７を形成してリソグラフィ工程を経た後にソ−ス
電極８およびドレイン電極９を形成したものである。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来の構造では、パワーＭＯＳＦＥＴの電力負荷がモ
ータやソレノイド等の誘導性の負荷である場合には、ド
レイン領域１とウェル領域５の接合部にブレークダウン
が生じると、ソース領域６、ウェル領域５、ドレイン領
域１で形成される寄生のバイポーラトランジスタが動作
し、パワーＭＯＳＦＥＴは発熱により破壊されることに
なる。また、ブレークダウンした場合、チップ内部では
空乏層が隣合うウェル領域から伸びるため、曲率が緩和
され見かけ上階段接合の状態になるのに対し、チップ周
辺部では、隣合うウェル領域がないため曲率が緩和され
ずスフェリカル接合となる。このため、ブレークダウン
電流はチップ周辺部に集中し、主にチップ周辺を破壊す
る。このように従来のパワーＭＯＳＦＥＴの構造では、
逆方向の安全動作領域（以下Ｒ−ＡＳＯという）が狭い
という問題点があった。
た従来の構造では、パワーＭＯＳＦＥＴの電力負荷がモ
ータやソレノイド等の誘導性の負荷である場合には、ド
レイン領域１とウェル領域５の接合部にブレークダウン
が生じると、ソース領域６、ウェル領域５、ドレイン領
域１で形成される寄生のバイポーラトランジスタが動作
し、パワーＭＯＳＦＥＴは発熱により破壊されることに
なる。また、ブレークダウンした場合、チップ内部では
空乏層が隣合うウェル領域から伸びるため、曲率が緩和
され見かけ上階段接合の状態になるのに対し、チップ周
辺部では、隣合うウェル領域がないため曲率が緩和され
ずスフェリカル接合となる。このため、ブレークダウン
電流はチップ周辺部に集中し、主にチップ周辺を破壊す
る。このように従来のパワーＭＯＳＦＥＴの構造では、
逆方向の安全動作領域（以下Ｒ−ＡＳＯという）が狭い
という問題点があった。
【０００５】したがって、この発明の目的は、逆方向安
全動作領域の向上を図ることができる縦型ＭＯＳ構造を
した電界効果トランジスタを提供することである。
全動作領域の向上を図ることができる縦型ＭＯＳ構造を
した電界効果トランジスタを提供することである。
【０００６】
【課題を解決するための手段】この発明の縦型ＭＯＳ電
界効果トランジスタは、ドレイン領域となる一導電型の
半導体基板内に複数形成された他導電型のウェル領域の
うちチップ周辺に形成されたウェル領域のゲート電極
と、ゲート電極用ワイヤーボンディグ部であるゲートパ
ットとをシート抵抗の高い抵抗体を介して電気的に接続
したことを特徴とする。
界効果トランジスタは、ドレイン領域となる一導電型の
半導体基板内に複数形成された他導電型のウェル領域の
うちチップ周辺に形成されたウェル領域のゲート電極
と、ゲート電極用ワイヤーボンディグ部であるゲートパ
ットとをシート抵抗の高い抵抗体を介して電気的に接続
したことを特徴とする。
【０００７】
【作用】この発明の構成によれば、ブレークダウンが生
じても、チップ周辺に形成されたパワーＭＯＳＦＥＴの
ゲートのシート抵抗が高いため、チャネルが閉じるのに
時間がかかり、その間にチップ周辺部に集中するブレー
クダウン電流が、このＭＯＳＦＥＴのチャネルを通りド
レイン電極からソース電極から抜ける。このため、チッ
プ周辺部の寄生バイポーラトランジスタの動作が抑制さ
れることになり、パワーＭＯＳＦＥＴの破壊を防止する
ことができる。
じても、チップ周辺に形成されたパワーＭＯＳＦＥＴの
ゲートのシート抵抗が高いため、チャネルが閉じるのに
時間がかかり、その間にチップ周辺部に集中するブレー
クダウン電流が、このＭＯＳＦＥＴのチャネルを通りド
レイン電極からソース電極から抜ける。このため、チッ
プ周辺部の寄生バイポーラトランジスタの動作が抑制さ
れることになり、パワーＭＯＳＦＥＴの破壊を防止する
ことができる。
【０００８】
【実施例】以下図面を参照しながら、この発明の一実施
例であるパワ−ＭＯＳＦＥＴについて説明する。図１
（ａ）はこの発明の実施例である単一のシリコンチップ
上に集積されたパワーＭＯＳＦＥＴのマスクを示す平面
図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ’部
の断面構造を示す図である。図１（ａ）において従来例
を示す図３と同一符号を付したものは同じものを示すた
め、説明を省略する。
例であるパワ−ＭＯＳＦＥＴについて説明する。図１
（ａ）はこの発明の実施例である単一のシリコンチップ
上に集積されたパワーＭＯＳＦＥＴのマスクを示す平面
図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ’部
の断面構造を示す図である。図１（ａ）において従来例
を示す図３と同一符号を付したものは同じものを示すた
め、説明を省略する。
【０００９】この発明の実施例であるパワーＭＯＳＦＥ
Ｔは、図１に示すように、チップ周辺部のゲート電極で
ある多結晶シリコン２１がストライプ状にチップ周辺を
取り囲むように形成されている。その他のゲート電極で
ある多結晶シリコン２２は格子状に形成されている。格
子状の多結晶シリコン２２はゲート電極用ワイヤーボン
ディング部となるゲートパッド２４に直接接続され、ス
トライプ状の多結晶シリコン２１は、シート抵抗を高く
した多結晶シリコンもしくはアモルファスシリコン等で
形成された高抵抗２３を介してゲートパッド２４に接続
されている。
Ｔは、図１に示すように、チップ周辺部のゲート電極で
ある多結晶シリコン２１がストライプ状にチップ周辺を
取り囲むように形成されている。その他のゲート電極で
ある多結晶シリコン２２は格子状に形成されている。格
子状の多結晶シリコン２２はゲート電極用ワイヤーボン
ディング部となるゲートパッド２４に直接接続され、ス
トライプ状の多結晶シリコン２１は、シート抵抗を高く
した多結晶シリコンもしくはアモルファスシリコン等で
形成された高抵抗２３を介してゲートパッド２４に接続
されている。
【００１０】したがって、実施例であるパワーＭＯＳＦ
ＥＴは、図２に示すように、ゲートに高抵抗を持ったチ
ップ周辺部に存在するパワーＭＯＳＦＥＴ（以下ＭＯＳ
−Ａという）と、その他のパワーＭＯＳＦＥＴ（以下Ｍ
ＯＳ−Ｂという）が並列に接続された回路構成となる。
上記のように構成された実施例装置の動作について説明
する。図２に示す回路において、ゲ−トがＯＦＦになる
とＭＯＳ−Ｂのチャネルが閉じる。しかし、ＭＯＳ−Ａ
はゲート抵抗２３が大きいためチャネルが閉じるのに時
間がかかる。もし、ブレークダウンが生じた場合、この
チャネルが閉じる間に周辺部に集中するブレークダウン
電流がＭＯＳ−Ａのチャネルを通りドレイン電極１から
ソース電極８へ抜けることになる。このため、チップ周
辺部に生じる寄生バイポーラトランジスタの動作が抑制
されるので、パワーＭＯＳＦＥＴが破壊されることを防
止して逆方向安全動作領域の拡大を図ることができる。
ＥＴは、図２に示すように、ゲートに高抵抗を持ったチ
ップ周辺部に存在するパワーＭＯＳＦＥＴ（以下ＭＯＳ
−Ａという）と、その他のパワーＭＯＳＦＥＴ（以下Ｍ
ＯＳ−Ｂという）が並列に接続された回路構成となる。
上記のように構成された実施例装置の動作について説明
する。図２に示す回路において、ゲ−トがＯＦＦになる
とＭＯＳ−Ｂのチャネルが閉じる。しかし、ＭＯＳ−Ａ
はゲート抵抗２３が大きいためチャネルが閉じるのに時
間がかかる。もし、ブレークダウンが生じた場合、この
チャネルが閉じる間に周辺部に集中するブレークダウン
電流がＭＯＳ−Ａのチャネルを通りドレイン電極１から
ソース電極８へ抜けることになる。このため、チップ周
辺部に生じる寄生バイポーラトランジスタの動作が抑制
されるので、パワーＭＯＳＦＥＴが破壊されることを防
止して逆方向安全動作領域の拡大を図ることができる。
【００１１】図４はＲ−ＡＳＯレベルを示す特性図であ
り、上記した実施例装置のＲ−ＡＳＯレベルが従来品に
比べて約２倍に増加していることを示している。
り、上記した実施例装置のＲ−ＡＳＯレベルが従来品に
比べて約２倍に増加していることを示している。
【００１２】
【発明の効果】この発明の縦型ＭＯＳ電界効果トランジ
スタによれば、ブレークダウンが生じても、チップ周辺
に形成されたパワーＭＯＳＦＥＴのゲートのシート抵抗
が高いため、チャネルが閉じるのに時間がかかり、その
間にチップ周辺部に集中するブレークダウン電流が、こ
のＭＯＳＦＥＴのチャネルを通りドレイン電極からソー
ス電極から抜けるので、チップ周辺部の寄生バイポーラ
トランジスタの動作が抑制されることになり、パワーＭ
ＯＳＦＥＴが破壊されることを防止して逆方向安全動作
領域の拡大を図ることができる。
スタによれば、ブレークダウンが生じても、チップ周辺
に形成されたパワーＭＯＳＦＥＴのゲートのシート抵抗
が高いため、チャネルが閉じるのに時間がかかり、その
間にチップ周辺部に集中するブレークダウン電流が、こ
のＭＯＳＦＥＴのチャネルを通りドレイン電極からソー
ス電極から抜けるので、チップ周辺部の寄生バイポーラ
トランジスタの動作が抑制されることになり、パワーＭ
ＯＳＦＥＴが破壊されることを防止して逆方向安全動作
領域の拡大を図ることができる。
【図１】（ａ）はこの発明の実施例である単一のシリコ
ンチップ上に集積されたパワーＭＯＳＦＥＴのマスクを
示す平面図であり、（ｂ）は（ａ）におけるＡ−Ａ’部
分で切断したセルの断面構造を示す図である。
ンチップ上に集積されたパワーＭＯＳＦＥＴのマスクを
示す平面図であり、（ｂ）は（ａ）におけるＡ−Ａ’部
分で切断したセルの断面構造を示す図である。
【図２】実施例におけるパワ−ＭＯＳＦＥＴの等価回路
を示す回路図である。
を示す回路図である。
【図３】（ａ）は従来例である単一のシリコンチップ上
に集積されたパワーＭＯＳＦＥＴのマスクを示す平面図
であり、（ｂ）は（ａ）におけるＢ−Ｂ’部分で切断し
たセルの断面構造図を示す図である。
に集積されたパワーＭＯＳＦＥＴのマスクを示す平面図
であり、（ｂ）は（ａ）におけるＢ−Ｂ’部分で切断し
たセルの断面構造図を示す図である。
【図４】Ｒ−ＡＳＯレベルの比較図である。
１ ドレイン領域 ２ ゲート酸化膜 ３ 多結晶シリコン ４ 高濃度領域 ５ ウェル領域 ６ ソース領域 ７ 層間絶縁膜 ８ ソース電極 ９ ドレイン電極 ２１ ストライプ状の多結晶シリコン ２２ 格子状の多結晶シリコン ２３ 高抵抗 ２４ ゲートパッド
Claims (1)
- 【請求項１】 ドレイン領域となる一導電型の半導体基
板内に複数形成された他導電型のウェル領域のうちチッ
プ周辺に形成されたウェル領域のゲート電極と、ゲート
電極用ワイヤーボンディグ部であるゲートパッドとをシ
ート抵抗の高い高抵抗体を介して電気的に接続したこと
を特徴とする縦型ＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04136947A JP3100755B2 (ja) | 1992-05-28 | 1992-05-28 | 縦型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04136947A JP3100755B2 (ja) | 1992-05-28 | 1992-05-28 | 縦型ｍｏｓ電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335583A true JPH05335583A (ja) | 1993-12-17 |
| JP3100755B2 JP3100755B2 (ja) | 2000-10-23 |
Family
ID=15187242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04136947A Expired - Lifetime JP3100755B2 (ja) | 1992-05-28 | 1992-05-28 | 縦型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3100755B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150171071A1 (en) * | 2011-02-17 | 2015-06-18 | Semiconductor Components Industries, Llc | Insulated gate semiconductor device and method |
| WO2019187509A1 (ja) * | 2018-03-28 | 2019-10-03 | 三菱電機株式会社 | 半導体装置 |
| JP2020088239A (ja) * | 2018-11-28 | 2020-06-04 | 株式会社デンソー | 半導体装置 |
| JP2021005664A (ja) * | 2019-06-27 | 2021-01-14 | 富士電機株式会社 | 半導体装置 |
-
1992
- 1992-05-28 JP JP04136947A patent/JP3100755B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150171071A1 (en) * | 2011-02-17 | 2015-06-18 | Semiconductor Components Industries, Llc | Insulated gate semiconductor device and method |
| US10121887B2 (en) * | 2011-02-17 | 2018-11-06 | Semiconductor Components Industries, Llc | Insulated gate semiconductor device and method |
| WO2019187509A1 (ja) * | 2018-03-28 | 2019-10-03 | 三菱電機株式会社 | 半導体装置 |
| JPWO2019187509A1 (ja) * | 2018-03-28 | 2020-12-03 | 三菱電機株式会社 | 半導体装置 |
| US11373998B2 (en) | 2018-03-28 | 2022-06-28 | Mitsubishi Electric Corporation | Semiconductor device with differences in crystallinity between components |
| JP2020088239A (ja) * | 2018-11-28 | 2020-06-04 | 株式会社デンソー | 半導体装置 |
| JP2021005664A (ja) * | 2019-06-27 | 2021-01-14 | 富士電機株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3100755B2 (ja) | 2000-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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