JPH04226097A - 多層配線基板の製造方法 - Google Patents
多層配線基板の製造方法Info
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- JPH04226097A JPH04226097A JP10553391A JP10553391A JPH04226097A JP H04226097 A JPH04226097 A JP H04226097A JP 10553391 A JP10553391 A JP 10553391A JP 10553391 A JP10553391 A JP 10553391A JP H04226097 A JPH04226097 A JP H04226097A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線に用いる配線
基板の製造方法に係るもので特に薄膜・厚膜混成方式の
配線基板の製造方法に関する。
基板の製造方法に係るもので特に薄膜・厚膜混成方式の
配線基板の製造方法に関する。
【０００２】
【従来の技術】電子計算機等に用いる大容量の混成集積
回路用多層配線基板として、一般に配線を厚膜印刷焼結
方式で形成し、基板および層間絶縁物としてアルミナセ
ラミックを用いた基板が用いられている。ところが近年
、電子計算機において高機能，高速化の要請が強く、こ
の結果大配線容量の混成集積回路用基板が要求されるよ
うになった。厚膜アルミナセラミック基板では、配線密
度が印刷工程の精度で限定され（最小可能配線ピッチ１
５０μｍ）るため、配線層５〜１０層、絶縁層５〜１０
層の多層で基板寸法１００ｍｍ の基板が出現してい
る。層数の増大は各層間の接続点数を大幅に増すため、
基板製造歩留の大幅低下をもたらすという欠点がある。 また基板の大型化は、信号伝送路の増大をきたすため高
速化が図れない。
回路用多層配線基板として、一般に配線を厚膜印刷焼結
方式で形成し、基板および層間絶縁物としてアルミナセ
ラミックを用いた基板が用いられている。ところが近年
、電子計算機において高機能，高速化の要請が強く、こ
の結果大配線容量の混成集積回路用基板が要求されるよ
うになった。厚膜アルミナセラミック基板では、配線密
度が印刷工程の精度で限定され（最小可能配線ピッチ１
５０μｍ）るため、配線層５〜１０層、絶縁層５〜１０
層の多層で基板寸法１００ｍｍ の基板が出現してい
る。層数の増大は各層間の接続点数を大幅に増すため、
基板製造歩留の大幅低下をもたらすという欠点がある。 また基板の大型化は、信号伝送路の増大をきたすため高
速化が図れない。
【０００３】そこで、配線形成を半導体工業のプロセス
である薄膜ホトプロセスを用いることが試みられている
。薄膜プロセスを用いて多層化した基板では、電子計算
機用混成集積回路基板として必要なコネクタの着脱に耐
える数百本の端子をとりだすことは一般に困難である。 この端子に関しては基板裏面全域に焼結タングステンに
Ｎｉメッキしたピン接続部を配列し、この接続部に銀ろ
うあるいははんだろうでリードピンを接続している従来
の厚膜多層配線基板が適している。ところで高密度，高
速化を要する回路領域は論理信号回路である。電源回路
グランド層は、従来の厚膜多層配線の配線密度で十分余
裕がある。したがって、論理信号層を薄膜基板部として
形成し、電源グランド層やリードピン端子部を厚膜基板
部として形成した薄膜−厚膜混成方式で高密度，高速基
板を達成できる。
である薄膜ホトプロセスを用いることが試みられている
。薄膜プロセスを用いて多層化した基板では、電子計算
機用混成集積回路基板として必要なコネクタの着脱に耐
える数百本の端子をとりだすことは一般に困難である。 この端子に関しては基板裏面全域に焼結タングステンに
Ｎｉメッキしたピン接続部を配列し、この接続部に銀ろ
うあるいははんだろうでリードピンを接続している従来
の厚膜多層配線基板が適している。ところで高密度，高
速化を要する回路領域は論理信号回路である。電源回路
グランド層は、従来の厚膜多層配線の配線密度で十分余
裕がある。したがって、論理信号層を薄膜基板部として
形成し、電源グランド層やリードピン端子部を厚膜基板
部として形成した薄膜−厚膜混成方式で高密度，高速基
板を達成できる。
【０００４】薄膜−厚膜混成方式の多層配線基板の製造
は、第１図に示す工程でできる。焼結タングステンから
なる電源・グランド層２リードピン端子部３を含む厚膜
基板部１０を通常の厚膜多層基板の製法であるグリンシ
ード法で形成する。薄膜基板部の配線と接続する厚膜配
線端子４をアルミナ絶縁層５のスルホールに穴うめして
形成しておく。この厚膜基板部１０の上面に薄膜基板部
の配線部となる配線膜６を通常の薄膜プロセスである抵
抗加熱蒸着あるいはスパックにてＡｌあるいはＣｒ／Ｃ
ｕ／Ｃｒで形成し、ネガ型レジストを用いるホトリゾエ
ッチングで配線膜６をパターン化する。このとき配線端
子４と配線パターン６を必ず重ね合せる。厚膜基板部１
０は製造時の焼結収縮にばらつきがあり端子４の位置ば
らつきは基板中心からみてその位置の中心からの距離の
０．６〜１．０％となる。このため、両基板部の接続を
基板全域で図るためには、位置ばらつきの幅を厚膜配線
端子４あるいは配線パターン６の接続部に与えなければ
ならない。このため、配線パターン６は高密度配線化が
図れるホトリゾエッチング工程を用いながら、厚膜配線
基板部の配線密度と同じにしなけれはばならない。この
上に、通常の薄膜プロセスで形成するＳｉＯ２やポリイ
ミド膜を絶縁層７とし、そのスルホール８をホトリゾエ
ッチングで形成する。こののち絶縁層７の上面に配線パ
ターン６１を配線パターン６と同様に形成し更に絶縁層
７１、スルホール８１を絶縁層７、スルホール８と同様
に形成する。これらの工程を繰返して薄膜基板部１１を
形成し、高密度，高速用の多層配線基板となる。
は、第１図に示す工程でできる。焼結タングステンから
なる電源・グランド層２リードピン端子部３を含む厚膜
基板部１０を通常の厚膜多層基板の製法であるグリンシ
ード法で形成する。薄膜基板部の配線と接続する厚膜配
線端子４をアルミナ絶縁層５のスルホールに穴うめして
形成しておく。この厚膜基板部１０の上面に薄膜基板部
の配線部となる配線膜６を通常の薄膜プロセスである抵
抗加熱蒸着あるいはスパックにてＡｌあるいはＣｒ／Ｃ
ｕ／Ｃｒで形成し、ネガ型レジストを用いるホトリゾエ
ッチングで配線膜６をパターン化する。このとき配線端
子４と配線パターン６を必ず重ね合せる。厚膜基板部１
０は製造時の焼結収縮にばらつきがあり端子４の位置ば
らつきは基板中心からみてその位置の中心からの距離の
０．６〜１．０％となる。このため、両基板部の接続を
基板全域で図るためには、位置ばらつきの幅を厚膜配線
端子４あるいは配線パターン６の接続部に与えなければ
ならない。このため、配線パターン６は高密度配線化が
図れるホトリゾエッチング工程を用いながら、厚膜配線
基板部の配線密度と同じにしなけれはばならない。この
上に、通常の薄膜プロセスで形成するＳｉＯ２やポリイ
ミド膜を絶縁層７とし、そのスルホール８をホトリゾエ
ッチングで形成する。こののち絶縁層７の上面に配線パ
ターン６１を配線パターン６と同様に形成し更に絶縁層
７１、スルホール８１を絶縁層７、スルホール８と同様
に形成する。これらの工程を繰返して薄膜基板部１１を
形成し、高密度，高速用の多層配線基板となる。
【０００５】
【発明が解決しようとする課題】この多層配線基板では
高密度化になんら寄与しない厚膜−薄膜接続の適合のた
めの層がパターン６層および絶縁層７と２層要しており
、このため工程が冗長され、歩便り低下の原因だけとな
っている。
高密度化になんら寄与しない厚膜−薄膜接続の適合のた
めの層がパターン６層および絶縁層７と２層要しており
、このため工程が冗長され、歩便り低下の原因だけとな
っている。
【０００６】また、第１図の配線端子４には、パターン
６で覆われない個所が必ず発生する。これはパターン６
のパターン化時のエッチング液が配線端子４に触れるた
め、パターン６のエッチングへの悪影響や、また配線端
子４を酸化させ、信頼性を落す原因となる。また厚膜基
板部１０の表面粗さは通常３〜４μｍあるため、ホトリ
ゾエッチングのパターン６のパターン化が困難であり、
表面粗さ３〜４μｍ上のパターン６の配線抵抗の安定性
が悪いことがわかっている。
６で覆われない個所が必ず発生する。これはパターン６
のパターン化時のエッチング液が配線端子４に触れるた
め、パターン６のエッチングへの悪影響や、また配線端
子４を酸化させ、信頼性を落す原因となる。また厚膜基
板部１０の表面粗さは通常３〜４μｍあるため、ホトリ
ゾエッチングのパターン６のパターン化が困難であり、
表面粗さ３〜４μｍ上のパターン６の配線抵抗の安定性
が悪いことがわかっている。
【０００７】本発明の目的は、以上の製造上の欠点を除
き、薄膜・厚膜混成方式の高密度，高速用の多層配線基
板の製造方法を提供することにある。
き、薄膜・厚膜混成方式の高密度，高速用の多層配線基
板の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的は、厚膜配線基
板部と薄膜配線基板部とからなる混成構成の多層配線基
板の製造方法において、内部にスルーホール導体配線を
有する厚膜配線基板部の表面に絶縁膜と薄膜導体配線か
らなる薄膜配線基板部を形成した後、前記厚膜配線基板
部り他の表面にリードピンを付けることにより達成され
る。
板部と薄膜配線基板部とからなる混成構成の多層配線基
板の製造方法において、内部にスルーホール導体配線を
有する厚膜配線基板部の表面に絶縁膜と薄膜導体配線か
らなる薄膜配線基板部を形成した後、前記厚膜配線基板
部り他の表面にリードピンを付けることにより達成され
る。
【０００９】
【作用】多層配線基板において、厚膜配線基板部に一方
の面に薄膜配線基板部を形成した後に他方の面にリード
ピンを付けるため、薄膜配線基板部の形成時には厚膜配
線基板部の薄膜配線基板部を形成しない他方の面はフラ
ットになるため高精度・高密度の薄膜配線基板部を形成
できる。
の面に薄膜配線基板部を形成した後に他方の面にリード
ピンを付けるため、薄膜配線基板部の形成時には厚膜配
線基板部の薄膜配線基板部を形成しない他方の面はフラ
ットになるため高精度・高密度の薄膜配線基板部を形成
できる。
【００１０】
【実施例】以下第２図に示す実施例により、本発明を具
体的に説明する。同図（ａ）は厚膜配線基板部を作る方
法を説明する図、同図（ｂ）は厚膜配線基板部に薄膜配
線基板部を形成する方法を説明する図である。
体的に説明する。同図（ａ）は厚膜配線基板部を作る方
法を説明する図、同図（ｂ）は厚膜配線基板部に薄膜配
線基板部を形成する方法を説明する図である。
【００１１】図に示す１０は、タングステンの焼結体か
らなる電源配線層やグランド層２を含む、グリンシート
法で製造したアルミナ厚膜多層配線基板部１０である。 配線端子４はアルミナ絶縁層５のスルホールにタングス
テンペースドを穴うめ焼結して形成されている。配線端
子４の径は、接続する薄膜のスルホール径に（グリンシ
ート法での焼結収縮ばらつき０．６〜１．０％Ｘ基板の
長辺寸法×１／２）を加えた径とする。基板寸法を５０
ｃｍ 、薄膜スルホール径を５０μｍとすると、端子
の径は２５０μｍ前後とする。基板部１０の裏面には焼
結タングステンパッドに銀ろうで接続されたリードピン
９がついている。配線端子４はアルミナ絶縁層５の上面
と同一平面もしくは１０μｍ以下で突出するように形成
されている。この基板部１０にポリイミド樹脂をスピン
コーティング方式で塗布し、熱硬化して絶縁層７を形成
する。この絶縁層７にネガ型レジスト（例えば東京応化
製のＯＭＲ８３）をコーティングし、レジストを紫外線
露光でパターン化し、湿式エッチングで配線端子４の上
部の絶縁層７にスルホール８を形成する。スルホール８
の形成にネガ型レジストを用いるのは、厚膜基板部１が
硬く、そり，うねりがあるため、もろいポジ型レジスト
では露光時にマスクとの接触でレジストがはく離し、絶
縁層７にピンホールが発生するのを避けることにある。 そして配線端子４の上面をアルミナ絶縁層の上面より沈
めないのは、ネガ型レジストを用いるので、露光時にマ
スクと間隙があくと紫外光のまわりこみでスルホール８
が形成できなくなるのを避けるためである。スルホール
８形成後、抵抗加熱あるいはエレクトロンビーム蒸着ス
パッタなどでアルミあるいはチタン＋銅＋チタン膜６を
形成し通常のホトリゾ工程でパターン化する。この配線
６は絶縁層７の上でのパターン化のため表面粗さの大き
い厚膜多層配線基板部１０（表面粗さ４〜６μｍ）上と
異なり、２０〜４０μｍピッチでの配線化ができ、厚膜
基板部１０の影響を受けない。そして配線パターン６の
パターン化の際にそのエッチング液が配線端子４に触れ
ることはない。以降、この上部にポリイミド樹脂層７１
と配線層６１を繰返し形成し、薄膜多層配線基板部１１
を形成する。したがって、厚膜・薄膜の適合層７一層と
なる。これにより高密度配線の多層配線基板が形成され
る。なお、リードピン９は、薄膜配線基板部１１を形成
したあとに付けてもよい。
らなる電源配線層やグランド層２を含む、グリンシート
法で製造したアルミナ厚膜多層配線基板部１０である。 配線端子４はアルミナ絶縁層５のスルホールにタングス
テンペースドを穴うめ焼結して形成されている。配線端
子４の径は、接続する薄膜のスルホール径に（グリンシ
ート法での焼結収縮ばらつき０．６〜１．０％Ｘ基板の
長辺寸法×１／２）を加えた径とする。基板寸法を５０
ｃｍ 、薄膜スルホール径を５０μｍとすると、端子
の径は２５０μｍ前後とする。基板部１０の裏面には焼
結タングステンパッドに銀ろうで接続されたリードピン
９がついている。配線端子４はアルミナ絶縁層５の上面
と同一平面もしくは１０μｍ以下で突出するように形成
されている。この基板部１０にポリイミド樹脂をスピン
コーティング方式で塗布し、熱硬化して絶縁層７を形成
する。この絶縁層７にネガ型レジスト（例えば東京応化
製のＯＭＲ８３）をコーティングし、レジストを紫外線
露光でパターン化し、湿式エッチングで配線端子４の上
部の絶縁層７にスルホール８を形成する。スルホール８
の形成にネガ型レジストを用いるのは、厚膜基板部１が
硬く、そり，うねりがあるため、もろいポジ型レジスト
では露光時にマスクとの接触でレジストがはく離し、絶
縁層７にピンホールが発生するのを避けることにある。 そして配線端子４の上面をアルミナ絶縁層の上面より沈
めないのは、ネガ型レジストを用いるので、露光時にマ
スクと間隙があくと紫外光のまわりこみでスルホール８
が形成できなくなるのを避けるためである。スルホール
８形成後、抵抗加熱あるいはエレクトロンビーム蒸着ス
パッタなどでアルミあるいはチタン＋銅＋チタン膜６を
形成し通常のホトリゾ工程でパターン化する。この配線
６は絶縁層７の上でのパターン化のため表面粗さの大き
い厚膜多層配線基板部１０（表面粗さ４〜６μｍ）上と
異なり、２０〜４０μｍピッチでの配線化ができ、厚膜
基板部１０の影響を受けない。そして配線パターン６の
パターン化の際にそのエッチング液が配線端子４に触れ
ることはない。以降、この上部にポリイミド樹脂層７１
と配線層６１を繰返し形成し、薄膜多層配線基板部１１
を形成する。したがって、厚膜・薄膜の適合層７一層と
なる。これにより高密度配線の多層配線基板が形成され
る。なお、リードピン９は、薄膜配線基板部１１を形成
したあとに付けてもよい。
【００１２】
【発明の効果】以上のように、本発明によれば、従来の
厚膜多層配線基板より２〜３倍の高密度化が図れる。従
って配線層数，スルホール接続数が低減でき、製品歩留
りが向上し、更にコネクタ着脱に耐える多端子のとりだ
しが容易に図れる。
厚膜多層配線基板より２〜３倍の高密度化が図れる。従
って配線層数，スルホール接続数が低減でき、製品歩留
りが向上し、更にコネクタ着脱に耐える多端子のとりだ
しが容易に図れる。
【図１】薄膜混成多層基板の従来製造方法を説明する図
、
、
【図２】本発明の実施例を説明する図。
１０…厚膜多層配線基板部、１１…薄膜多層配線基板部
、４…厚膜基板部の配線端子、５…厚膜基板部の絶縁層
、７，７１…薄膜基板部の絶縁層、６，６１…薄膜基板
部の配線、９…リードピン。
、４…厚膜基板部の配線端子、５…厚膜基板部の絶縁層
、７，７１…薄膜基板部の絶縁層、６，６１…薄膜基板
部の配線、９…リードピン。
Claims (1)
- １．厚膜配線基板部と薄膜配線基板部とからなる混成構
成の多層配線基板の製造方法において、内部にスルーホ
ール導体配線を有する厚膜配線基板部の表面に絶縁膜と
薄膜導体配線からなる薄膜配線基板部を形成した後、前
記厚膜配線基板部の他の表面にリードピンを付けること
を特徴とする多層配線基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105533A JPH0810792B2 (ja) | 1991-05-10 | 1991-05-10 | 多層配線基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105533A JPH0810792B2 (ja) | 1991-05-10 | 1991-05-10 | 多層配線基板の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17141281A Division JPS5873193A (ja) | 1981-10-28 | 1981-10-28 | 多層配線基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04226097A true JPH04226097A (ja) | 1992-08-14 |
| JPH0810792B2 JPH0810792B2 (ja) | 1996-01-31 |
Family
ID=14410230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105533A Expired - Lifetime JPH0810792B2 (ja) | 1991-05-10 | 1991-05-10 | 多層配線基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810792B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753595B1 (en) * | 2003-01-14 | 2004-06-22 | Silicon Integrated Systems Corp | Substrates for semiconductor devices with shielding for NC contacts |
| JP2015162607A (ja) * | 2014-02-27 | 2015-09-07 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024247904A1 (ja) * | 2023-05-31 | 2024-12-05 | 株式会社村田製作所 | 伸縮性デバイス |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028655A (ja) * | 1973-07-17 | 1975-03-24 | ||
| JPS5328266A (en) * | 1976-08-13 | 1978-03-16 | Fujitsu Ltd | Method of producing multilayer ceramic substrate |
| JPS5642399A (en) * | 1979-09-13 | 1981-04-20 | Fujitsu Ltd | System for producing multilayer wiring board |
-
1991
- 1991-05-10 JP JP3105533A patent/JPH0810792B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028655A (ja) * | 1973-07-17 | 1975-03-24 | ||
| JPS5328266A (en) * | 1976-08-13 | 1978-03-16 | Fujitsu Ltd | Method of producing multilayer ceramic substrate |
| JPS5642399A (en) * | 1979-09-13 | 1981-04-20 | Fujitsu Ltd | System for producing multilayer wiring board |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753595B1 (en) * | 2003-01-14 | 2004-06-22 | Silicon Integrated Systems Corp | Substrates for semiconductor devices with shielding for NC contacts |
| JP2015162607A (ja) * | 2014-02-27 | 2015-09-07 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810792B2 (ja) | 1996-01-31 |
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