JPH053159B2 - - Google Patents
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- JPH053159B2 JPH053159B2 JP63316580A JP31658088A JPH053159B2 JP H053159 B2 JPH053159 B2 JP H053159B2 JP 63316580 A JP63316580 A JP 63316580A JP 31658088 A JP31658088 A JP 31658088A JP H053159 B2 JPH053159 B2 JP H053159B2
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- Japan
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- metal
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- resistant layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/061—Etching masks
- H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
-
- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/14—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
- H05K3/143—Masks therefor
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/951—Lift-off
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- ing And Chemical Polishing (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は集積回路のパツケージ化と、特に複数
の金属層をセラミツク基板、なかでも多層セラミ
ツク（MLC）基板の上に選択的に被着する方法
に関するものである。
の金属層をセラミツク基板、なかでも多層セラミ
ツク（MLC）基板の上に選択的に被着する方法
に関するものである。
Ｂ 従来技術
半導体素子をその上に装着するする支持板とし
てはセラミツク基板がよく知られている。本発明
はあらゆるセラミツク基板にかかわるものである
が、MLC基板にとつては特に重要である。した
がつて以下ではMLC基板についてのみ述べるが、
本発明は広くセラミツク基板全般に応用できると
解すべきである。
てはセラミツク基板がよく知られている。本発明
はあらゆるセラミツク基板にかかわるものである
が、MLC基板にとつては特に重要である。した
がつて以下ではMLC基板についてのみ述べるが、
本発明は広くセラミツク基板全般に応用できると
解すべきである。
集積回路の半導体パツケージ・アセンブリ用に
基板を作るMLC製造法は、よく知られている技
術である。このような基板は、適当なセラミツク
粒子のスラリー、結合剤樹脂、結合剤樹脂の溶
剤、および一般には可塑剤を原料にして、ドクタ
ーを使い、ベース上でスラリーを切断したあと、
乾燥させて可撓性の薄いシート状にすることによ
つて作られる。これはセラミツク・グリーン・シ
ートと呼ばれる。シートは押抜きによつてバイア
孔が形成され、この孔は導電性ペーストで埋めら
れるとともに、線上に形成され、最終的に内部回
路を成す。押し抜かれ印刷されたグリーンシート
は積層基板となり、焼結される。こうして得られ
る基板には、内部回路によつて接続される多数の
素子を装着できる。外部の接点は、反対側の複数
の入出力ピンによつて作られる。基板の上面に
は、対応する素子の端子とのハンダ付けに適した
小さなパツドが多数加えられる。
基板を作るMLC製造法は、よく知られている技
術である。このような基板は、適当なセラミツク
粒子のスラリー、結合剤樹脂、結合剤樹脂の溶
剤、および一般には可塑剤を原料にして、ドクタ
ーを使い、ベース上でスラリーを切断したあと、
乾燥させて可撓性の薄いシート状にすることによ
つて作られる。これはセラミツク・グリーン・シ
ートと呼ばれる。シートは押抜きによつてバイア
孔が形成され、この孔は導電性ペーストで埋めら
れるとともに、線上に形成され、最終的に内部回
路を成す。押し抜かれ印刷されたグリーンシート
は積層基板となり、焼結される。こうして得られ
る基板には、内部回路によつて接続される多数の
素子を装着できる。外部の接点は、反対側の複数
の入出力ピンによつて作られる。基板の上面に
は、対応する素子の端子とのハンダ付けに適した
小さなパツドが多数加えられる。
このようなMLC基板では、その上側で集積回
路素子と接合し、技術変更パツドを加えるため、
その下側では入出力パツドとの接合や他の形の接
合を行なうため、いくらか複雑な加工金属が求め
られる。この複雑な加工金属は、数枚の金属層を
既定のパターンに選択的に被着することによつて
得られる。これはアデイテイブもしくはサブトラ
クテイブのフオトリソグラフによつて行われる。
このような工程の例は、クリステンセン （Cristensen）他による米国特許第4526859号、
シユメツケンベハー（Schmeckenbecher）によ
る米国特許第4206254号、IBMテクニカル・デイ
スクロージヤ・ブレデイン（IBM Technical
Disclosure Bulletin）、1984年11月号Vol.27，
No.6，3341から3342ページ、同ブレテイン、
1984年５月号Vol.26，No.12，6624ページなどに
見られる。
路素子と接合し、技術変更パツドを加えるため、
その下側では入出力パツドとの接合や他の形の接
合を行なうため、いくらか複雑な加工金属が求め
られる。この複雑な加工金属は、数枚の金属層を
既定のパターンに選択的に被着することによつて
得られる。これはアデイテイブもしくはサブトラ
クテイブのフオトリソグラフによつて行われる。
このような工程の例は、クリステンセン （Cristensen）他による米国特許第4526859号、
シユメツケンベハー（Schmeckenbecher）によ
る米国特許第4206254号、IBMテクニカル・デイ
スクロージヤ・ブレデイン（IBM Technical
Disclosure Bulletin）、1984年11月号Vol.27，
No.6，3341から3342ページ、同ブレテイン、
1984年５月号Vol.26，No.12，6624ページなどに
見られる。
オズボーン（Osborne）他は薄膜磁気ヘツドと
ともにサブトラクテイブ法を用いるよう考えてい
る。この場合、第１層は保護金属で覆われ、第２
層にはエツチングが施される。
ともにサブトラクテイブ法を用いるよう考えてい
る。この場合、第１層は保護金属で覆われ、第２
層にはエツチングが施される。
上記のような工程が知られているにもかかわら
ず、複数の金属層を選択的に被着する方法にはま
だ改良の余地がある。
ず、複数の金属層を選択的に被着する方法にはま
だ改良の余地がある。
Ｃ 発明が解決しようとする問題点
本発明の目的は、複数の金属層を選択的に被着
する工程を改良することである。
する工程を改良することである。
本発明の目的は、複数の金属層を選択的に被着
するため改良した、信頼性の高い工程を提供する
ことである。
するため改良した、信頼性の高い工程を提供する
ことである。
本発明の目的は、複数の金属層を選択的に被着
するため改良した、既知の光食刻法よりも簡易な
工程を提供することである。
するため改良した、既知の光食刻法よりも簡易な
工程を提供することである。
Ｄ 問題点を解決するための手段
本発明の目的は、本発明の一面より、複数の金
属を基板上に選択的に被着する方法を提供するこ
とによつて達せられる。この方法では、全面付着
される金属（以下、ブランケツト金属と呼ぶ）の
少なくとも１層を基板に被着し、ブランケツト金
属上にリフトオフ・ステンシルを形成し、リフト
オフ・ステンシル上に、その大部分がリフトオフ
によつて除去され、バイアに隣接する箇所のみが
残されることになる追加的な金属（以下、冗長金
属と呼ぶ）の少なくとも１層を被着し、冗長金属
上に耐エツチング層（第１）を被着し、リフトオ
フ・ステンシル冗長金属の上層、および耐エツチ
ング層を除去し、耐エツチング層（第２）をブラ
ンケツト金属と第１耐エツチング層上に被着し、
次に、第２耐エツチング層の反応性イオン・エツ
チング（RIE）より、ブランケツト金属を露出さ
せ、第１耐エツチング層から少なくとも部分的、
選択的に第２耐エツチング層を除去する。この方
法の最後の段階でブランケツト金属のエツチング
を行なう。
属を基板上に選択的に被着する方法を提供するこ
とによつて達せられる。この方法では、全面付着
される金属（以下、ブランケツト金属と呼ぶ）の
少なくとも１層を基板に被着し、ブランケツト金
属上にリフトオフ・ステンシルを形成し、リフト
オフ・ステンシル上に、その大部分がリフトオフ
によつて除去され、バイアに隣接する箇所のみが
残されることになる追加的な金属（以下、冗長金
属と呼ぶ）の少なくとも１層を被着し、冗長金属
上に耐エツチング層（第１）を被着し、リフトオ
フ・ステンシル冗長金属の上層、および耐エツチ
ング層を除去し、耐エツチング層（第２）をブラ
ンケツト金属と第１耐エツチング層上に被着し、
次に、第２耐エツチング層の反応性イオン・エツ
チング（RIE）より、ブランケツト金属を露出さ
せ、第１耐エツチング層から少なくとも部分的、
選択的に第２耐エツチング層を除去する。この方
法の最後の段階でブランケツト金属のエツチング
を行なう。
本発明のもう一つの面に従い、ペツケージ基板
の金属学的構造が開示される。この構造を成すの
は、基板、基板の表面に出るバイアすなわち柱、
基板表面にあり、バイア（柱）に重なるブランケ
ツト金属の少なくとも１層、およびブランケツト
金属に重なる冗長金属の少なくとも１層である。
冗長金属の側面には電気絶縁膜があるが、この膜
は上面にはなく、これによつて電気部品との電気
接点が得られる。
の金属学的構造が開示される。この構造を成すの
は、基板、基板の表面に出るバイアすなわち柱、
基板表面にあり、バイア（柱）に重なるブランケ
ツト金属の少なくとも１層、およびブランケツト
金属に重なる冗長金属の少なくとも１層である。
冗長金属の側面には電気絶縁膜があるが、この膜
は上面にはなく、これによつて電気部品との電気
接点が得られる。
本発明により、１回のフオトソングラフ・マス
ク工程で二つの異なる被着層、特に薄膜の再分布
に用いる層のパターンが形成されるという点は、
本発明の実施結果として重要である。これまで、
二つの異なる被着層のパターン形成には、フオト
ソングラフに２工程を要し、その構造は当発明よ
り劣つていた。本発明により構造的に改良を加え
る理由は、本発明に従えばブランケツト金属と冗
長金属が自己整合するという点にあり、フオトソ
ングラフの２工程ではこれを実現できないことは
明らかである。
ク工程で二つの異なる被着層、特に薄膜の再分布
に用いる層のパターンが形成されるという点は、
本発明の実施結果として重要である。これまで、
二つの異なる被着層のパターン形成には、フオト
ソングラフに２工程を要し、その構造は当発明よ
り劣つていた。本発明により構造的に改良を加え
る理由は、本発明に従えばブランケツト金属と冗
長金属が自己整合するという点にあり、フオトソ
ングラフの２工程ではこれを実現できないことは
明らかである。
Ｅ 実施例
各図を詳しく見れば、特に第１Ａ図から第１Ｌ
図で、本発明により複数の金属を基板上に選択的
に被着する方法が明らかである。この方法では、
まず最初に第１Ａ図に示す基板１０を用意する。
基板１０にはセラミツクかもしくは後述するポリ
マ材を使用できる。セラミツクはアルミナ（Al2
O3）またはガラス・セラミツク材がよい。この
種の材料は、米国特許第4301324号、同4413061号
にとりあげられている。本発明は、多層セラミツ
ク基板とともに適用するのが望ましい。基板１０
は多層セラミツク基板の上部層を成し、基板１０
の表面１４に出るバイアすなわち柱（以下、バイ
アと呼ぶ）１２を加えることができる。このバイ
ア１２は、基板１０の表面１４とこのセラミツク
材の層の下側の電気回路を電気的に接続するため
に用いる。
図で、本発明により複数の金属を基板上に選択的
に被着する方法が明らかである。この方法では、
まず最初に第１Ａ図に示す基板１０を用意する。
基板１０にはセラミツクかもしくは後述するポリ
マ材を使用できる。セラミツクはアルミナ（Al2
O3）またはガラス・セラミツク材がよい。この
種の材料は、米国特許第4301324号、同4413061号
にとりあげられている。本発明は、多層セラミツ
ク基板とともに適用するのが望ましい。基板１０
は多層セラミツク基板の上部層を成し、基板１０
の表面１４に出るバイアすなわち柱（以下、バイ
アと呼ぶ）１２を加えることができる。このバイ
ア１２は、基板１０の表面１４とこのセラミツク
材の層の下側の電気回路を電気的に接続するため
に用いる。
本発明の次の段階では、第１Ｂ図に示すとお
り、ブランケツト金属の少なくとも１層の表面に
被着する。ブランケツト金属層１６として、アル
ミニウムと銅（１％）の合金を使え、厚さは約２
ミクロンでよい。ただし金属１６のブランケツト
層は、クロム（約200オングストローム厚）、銅
（約２ミクロン厚）、クロム（約200オングストロ
ーム厚）の３層構造としたほうがよい。ブランケ
ツト金属では、よく知られているとおり、バイア
と、上層の加工金属の間のオーム接触が少なくな
る。
り、ブランケツト金属の少なくとも１層の表面に
被着する。ブランケツト金属層１６として、アル
ミニウムと銅（１％）の合金を使え、厚さは約２
ミクロンでよい。ただし金属１６のブランケツト
層は、クロム（約200オングストローム厚）、銅
（約２ミクロン厚）、クロム（約200オングストロ
ーム厚）の３層構造としたほうがよい。ブランケ
ツト金属では、よく知られているとおり、バイア
と、上層の加工金属の間のオーム接触が少なくな
る。
次の段階では、第１Ｃ図に示すとおり、リフト
オフ・ステンシル（一般には１７の部分）をブラ
ンケツト金属層１６の上に形成し、既定の空域を
設ける。この領域でブランケツト金属層１６が露
出する。リフトオフ・ステンシル１７を形成する
段階としてまず、ホトレジスト１８の層をブラン
ケツト金属層１６に塗布し、次にホトレジスト層
を既定領域でイメージ方向に露光、現像する。こ
れにより、ホトレジスト１８で覆われていない既
定の空域２０を持つたリフトオフ・ステンシルが
形成される。中間のポリマ層１９は（ポリイミド
などの層）、ホトレジスト１８より先に塗布する
ほうがよい。さらに、中間ポリマ層１９のポリイ
ミドを条件に応じて他の材料に変えてもよい。リ
フトオフ・ステンシルの形成は、熟練技術者には
よく知られた方法で行うことができる。この方法
は、米国特許第4092442号などに説明があり、本
書で援用している。
オフ・ステンシル（一般には１７の部分）をブラ
ンケツト金属層１６の上に形成し、既定の空域を
設ける。この領域でブランケツト金属層１６が露
出する。リフトオフ・ステンシル１７を形成する
段階としてまず、ホトレジスト１８の層をブラン
ケツト金属層１６に塗布し、次にホトレジスト層
を既定領域でイメージ方向に露光、現像する。こ
れにより、ホトレジスト１８で覆われていない既
定の空域２０を持つたリフトオフ・ステンシルが
形成される。中間のポリマ層１９は（ポリイミド
などの層）、ホトレジスト１８より先に塗布する
ほうがよい。さらに、中間ポリマ層１９のポリイ
ミドを条件に応じて他の材料に変えてもよい。リ
フトオフ・ステンシルの形成は、熟練技術者には
よく知られた方法で行うことができる。この方法
は、米国特許第4092442号などに説明があり、本
書で援用している。
リフトオフ・ステンシルは、実際には次に述べ
るように形成できる。まず、ポリイミド付着促進
剤のスピン塗布を行ない、次に約12.5ミクロンの
ポリイミドをスピン塗布したあと、加熱乾燥す
る。適当なレジスト（ポジもしくはネガ）を約
1.3ミクロンの厚さまでスピン塗布して加熱乾燥
する。レジストを露光、現像したあと、紫外線を
当てて硬化させる。レジストはもう一度加熱乾燥
する。このあとレジスト10％HMCTS溶液（キシ
レンのヘクサメチルサイクロトリシラゼイン）に
浸してシリル化し、加熱乾燥する。ポリイミド
は、酸素雰囲気中の反応性イオン・エツチングに
より、既定領域で除去する。
るように形成できる。まず、ポリイミド付着促進
剤のスピン塗布を行ない、次に約12.5ミクロンの
ポリイミドをスピン塗布したあと、加熱乾燥す
る。適当なレジスト（ポジもしくはネガ）を約
1.3ミクロンの厚さまでスピン塗布して加熱乾燥
する。レジストを露光、現像したあと、紫外線を
当てて硬化させる。レジストはもう一度加熱乾燥
する。このあとレジスト10％HMCTS溶液（キシ
レンのヘクサメチルサイクロトリシラゼイン）に
浸してシリル化し、加熱乾燥する。ポリイミド
は、酸素雰囲気中の反応性イオン・エツチングに
より、既定領域で除去する。
このあと、第１Ｄ図に示すように、冗長金属２
２の少なくとも１層をリフトオフ・ステンシル１
７の上およびステンシル１７で覆われていない既
定の空域２０の中に被着する。したがつて同図か
らわかるように、冗長金属２２はリフトオフ・ス
テンシル１７の上および空域２０に重ね被着さ
れ、ブランケツト金属層１６と接する金属のスタ
ツク２４が形成される。各図に示すとおり、冗長
金属２２を被着するとき、ホトレジスト１８は所
定の位置に残る。ただしリフトオフ・ステンシル
１７を形成したあと、冗長金属２２を被着する前
にホトレジスト１８を除去してもよい。
２の少なくとも１層をリフトオフ・ステンシル１
７の上およびステンシル１７で覆われていない既
定の空域２０の中に被着する。したがつて同図か
らわかるように、冗長金属２２はリフトオフ・ス
テンシル１７の上および空域２０に重ね被着さ
れ、ブランケツト金属層１６と接する金属のスタ
ツク２４が形成される。各図に示すとおり、冗長
金属２２を被着するとき、ホトレジスト１８は所
定の位置に残る。ただしリフトオフ・ステンシル
１７を形成したあと、冗長金属２２を被着する前
にホトレジスト１８を除去してもよい。
もつとも望ましいのは、冗長金属２２を一定方
向に、特に基板表面１４と直角（垂直）に被着す
ることである。好適な被着法は電子ガン蒸着であ
る。このような垂直方向の冗長金属処理は、金属
被着を１回ではなく複数回行なうことによつて金
属処理パターンに空洞や隙間が生じる可能性を少
なくするものである。代表的な例として、導体パ
ターンを２段階で被着することで、いずれか一つ
のパターンにある空洞や隙間の上か下に平行な導
電性加工金属構造を設ける。この金属加工法は、
はつきりした上層のパターン層のいずれかに空洞
や隙間がランダムに生じる可能性は最小になるた
め、空洞や隙間を少なくしたり無くしたりするう
えできわめて有効である。これは処理の歩留りと
パツケージの信頼性を大幅に向上させる。垂直方
向の冗長金属加工法は、薄膜金属を加工し得る無
数のパツケージに応用できる。たとえば最新の多
層セラミツク・パツケージは、米国特許第
4221047号などの薄膜再分散構造を取り入れてい
る。この薄膜再分散には３つの目的がある。第１
にMLC基板と半導体素子を結合する。第２にチ
ツプとチツプを接続するワイヤ・ボンデイング用
およびレーザでストラツプを除去するためのEC
（技術変更）パツドをつくる。第３に、薄膜の再
分散は、高密のＣ−４（ハンダ・ボール）マイク
ロソケツト・パターンを拡散し、密度の低い配列
をつくる。ここで電気信号は基板に入り、ECパ
ツドに伝わる。したがつて、薄膜再分散構造を取
り入れた多層セラミツク・パターンの歩留りを向
上させるとき、ここで述べる垂直方向の冗長金属
加工法により、歩留りとともに信頼性をも効果的
に向上させることができる。
向に、特に基板表面１４と直角（垂直）に被着す
ることである。好適な被着法は電子ガン蒸着であ
る。このような垂直方向の冗長金属処理は、金属
被着を１回ではなく複数回行なうことによつて金
属処理パターンに空洞や隙間が生じる可能性を少
なくするものである。代表的な例として、導体パ
ターンを２段階で被着することで、いずれか一つ
のパターンにある空洞や隙間の上か下に平行な導
電性加工金属構造を設ける。この金属加工法は、
はつきりした上層のパターン層のいずれかに空洞
や隙間がランダムに生じる可能性は最小になるた
め、空洞や隙間を少なくしたり無くしたりするう
えできわめて有効である。これは処理の歩留りと
パツケージの信頼性を大幅に向上させる。垂直方
向の冗長金属加工法は、薄膜金属を加工し得る無
数のパツケージに応用できる。たとえば最新の多
層セラミツク・パツケージは、米国特許第
4221047号などの薄膜再分散構造を取り入れてい
る。この薄膜再分散には３つの目的がある。第１
にMLC基板と半導体素子を結合する。第２にチ
ツプとチツプを接続するワイヤ・ボンデイング用
およびレーザでストラツプを除去するためのEC
（技術変更）パツドをつくる。第３に、薄膜の再
分散は、高密のＣ−４（ハンダ・ボール）マイク
ロソケツト・パターンを拡散し、密度の低い配列
をつくる。ここで電気信号は基板に入り、ECパ
ツドに伝わる。したがつて、薄膜再分散構造を取
り入れた多層セラミツク・パターンの歩留りを向
上させるとき、ここで述べる垂直方向の冗長金属
加工法により、歩留りとともに信頼性をも効果的
に向上させることができる。
冗長金属は、これがＣ−４、ECワイヤ接合部、
バス・バーその他の薄膜線との接点を形成すると
き、ブランケツト金属に対して接着性と導電性が
良好でなければならない。冗長金属として好まし
い金属の組合わせは、クロム（0.02ミクロン厚）、
銅（約４ミクロン厚）、ニツケル（約２ミクロン
厚）、金（Ｃ−４で約0.15ミクロン厚、ECワイヤ
接合パツドで約1.0ミクロン厚）の多層構造であ
ることがわかつている。別に、クロム層（約0.2
ミクロン厚）も金の上に被着し、Ｃ−４ハンダ・
ダムを形成できる。
バス・バーその他の薄膜線との接点を形成すると
き、ブランケツト金属に対して接着性と導電性が
良好でなければならない。冗長金属として好まし
い金属の組合わせは、クロム（0.02ミクロン厚）、
銅（約４ミクロン厚）、ニツケル（約２ミクロン
厚）、金（Ｃ−４で約0.15ミクロン厚、ECワイヤ
接合パツドで約1.0ミクロン厚）の多層構造であ
ることがわかつている。別に、クロム層（約0.2
ミクロン厚）も金の上に被着し、Ｃ−４ハンダ・
ダムを形成できる。
当該方法の段階では、第１Ｅ図のように、第１
耐エツチング層２６を冗長金属部２２，２４に被
着する。この第１耐エツチング層は厚さ約１ミク
ロンのヘキサメチルデイシラゼイン（HMDS）
とした方がよい。第１耐エツチング層の重要性は
以下で明らかになろう。普通、HMDSの被着は
プラズマ被着方による。耐エツチング層は、表面
形状をなぞる整合膜を形成し、かつ冗長金属スタ
ツク２４の側壁に被着するという点は重要であ
る。第１耐エツチング層２６もピンホールの無い
状態とし、ステンシルのリフトオフに用いる溶剤
に溶けないことが必要である。HMDSはこのよ
うな理由から好ましい材料であることがわかつて
いる。ただし他の材料、たとえば窒化シリコン、
酸化アルミニウム、タングステンなども有用と考
えられる。
耐エツチング層２６を冗長金属部２２，２４に被
着する。この第１耐エツチング層は厚さ約１ミク
ロンのヘキサメチルデイシラゼイン（HMDS）
とした方がよい。第１耐エツチング層の重要性は
以下で明らかになろう。普通、HMDSの被着は
プラズマ被着方による。耐エツチング層は、表面
形状をなぞる整合膜を形成し、かつ冗長金属スタ
ツク２４の側壁に被着するという点は重要であ
る。第１耐エツチング層２６もピンホールの無い
状態とし、ステンシルのリフトオフに用いる溶剤
に溶けないことが必要である。HMDSはこのよ
うな理由から好ましい材料であることがわかつて
いる。ただし他の材料、たとえば窒化シリコン、
酸化アルミニウム、タングステンなども有用と考
えられる。
次の段階では、リフトオフ・ステンシル１７、
冗長金属２２の上層、および上層の第１耐エツチ
ング層２６を除去し、第１Ｆ図に示す構造を現出
させる。リフトオフ・ステンシル１７は、Ｎメチ
ル・ピリロドン（NMP）など適当な溶剤で除去
できる。言うまでもなく冗長金属スタツク２４は
第１耐エツチング層２６の整合膜で覆われる。
冗長金属２２の上層、および上層の第１耐エツチ
ング層２６を除去し、第１Ｆ図に示す構造を現出
させる。リフトオフ・ステンシル１７は、Ｎメチ
ル・ピリロドン（NMP）など適当な溶剤で除去
できる。言うまでもなく冗長金属スタツク２４は
第１耐エツチング層２６の整合膜で覆われる。
第２耐エツチング層２８は、当該工程のこの時
点でブランケツト金属層１６と第１耐エツチング
層２６に被着する。この第２耐エツチング層は第
１Ｇ図に示すように、構造体上に整合膜を与えな
ければならない。第２耐エツチング層はさらに、
ピンホールが無く、続くエツチング段階で下部金
属を保護する必要がある。第１Ｇ図からわかるよ
うに、第２耐エツチング層２８は冗長金属スタツ
ク２４とブランケツト金属１６を覆う。第２耐エ
ツチング層２８の材料には、二酸化シリコン
（SiO2）がよく、これは厚さ約２ミクロンまでプ
ラズマ被着できる。窒化シリコンも第２耐エツチ
ング層に適している。
点でブランケツト金属層１６と第１耐エツチング
層２６に被着する。この第２耐エツチング層は第
１Ｇ図に示すように、構造体上に整合膜を与えな
ければならない。第２耐エツチング層はさらに、
ピンホールが無く、続くエツチング段階で下部金
属を保護する必要がある。第１Ｇ図からわかるよ
うに、第２耐エツチング層２８は冗長金属スタツ
ク２４とブランケツト金属１６を覆う。第２耐エ
ツチング層２８の材料には、二酸化シリコン
（SiO2）がよく、これは厚さ約２ミクロンまでプ
ラズマ被着できる。窒化シリコンも第２耐エツチ
ング層に適している。
第２耐エツチング層２８は次に、第１Ｈ図のよ
うに、反応性イオン・エツチングによりブランケ
ツト金属１６を露出させ（冗長金属スタツク２４
で覆われる部分を除く）、第１耐エツチング層２
６から第２耐エツチング層２８を少なくとも部分
的に、選択的に除去する。第２耐エツチング層
は、二酸化シリコンであれば、一定方向に食刻す
る四フツ化炭素（CF4）で反応性イオン・エツチ
ングを行なうのがよい。終点検出器（干渉計）
は、ブランケツト金属層１６上で、第２耐エツチ
ング層２８がエツチングによつて除去される点を
計る。一定方向のエツチングにより、第２耐エツ
チング層２８は第１耐エツチング層の上面および
ブランケツト金属層１６から除去されるが、第２
耐エツチング層２８の側壁は残る。エツチングは
第２耐エツチング層２８が除去された直後に終つ
ているため、第１耐エツチング層２６はそのまま
の形で残る。
うに、反応性イオン・エツチングによりブランケ
ツト金属１６を露出させ（冗長金属スタツク２４
で覆われる部分を除く）、第１耐エツチング層２
６から第２耐エツチング層２８を少なくとも部分
的に、選択的に除去する。第２耐エツチング層
は、二酸化シリコンであれば、一定方向に食刻す
る四フツ化炭素（CF4）で反応性イオン・エツチ
ングを行なうのがよい。終点検出器（干渉計）
は、ブランケツト金属層１６上で、第２耐エツチ
ング層２８がエツチングによつて除去される点を
計る。一定方向のエツチングにより、第２耐エツ
チング層２８は第１耐エツチング層の上面および
ブランケツト金属層１６から除去されるが、第２
耐エツチング層２８の側壁は残る。エツチングは
第２耐エツチング層２８が除去された直後に終つ
ているため、第１耐エツチング層２６はそのまま
の形で残る。
ブランケツト金属１６は次に適当なエツチング
媒体によつて食刻し、第１Ｉ図に示す構造を得
る。ブランケツト金属１６の最終的な構造もしく
は形状は、冗長金属スタツク２６と、第１と第２
の耐エツチング層２６，２８の側壁によつて決ま
る。ブランケツト金属が先に述べたクロム、銅、
クロムの３層構造であれば湿式エツチングも可能
である。クロム層はそれぞれ過マンガン酸カリウ
ム溶液で簡易に食刻で、銅層は過硫酸塩アンモニ
ウムと硫酸銅で同じく簡易に食刻できる。
媒体によつて食刻し、第１Ｉ図に示す構造を得
る。ブランケツト金属１６の最終的な構造もしく
は形状は、冗長金属スタツク２６と、第１と第２
の耐エツチング層２６，２８の側壁によつて決ま
る。ブランケツト金属が先に述べたクロム、銅、
クロムの３層構造であれば湿式エツチングも可能
である。クロム層はそれぞれ過マンガン酸カリウ
ム溶液で簡易に食刻で、銅層は過硫酸塩アンモニ
ウムと硫酸銅で同じく簡易に食刻できる。
ブランケツト金属がアルミニウム合金であれ
ば、エツチングは反応性イオン・エツチングまた
は湿式エツチングによつて可能である。アルミニ
ウム合金の湿式エツチングでは、リン酸や水酸化
ナトリウムの溶液が使いやすく、この合金のRIE
は三塩化ホロン、トリクロメタン、窒素の混合物
で可能である。
ば、エツチングは反応性イオン・エツチングまた
は湿式エツチングによつて可能である。アルミニ
ウム合金の湿式エツチングでは、リン酸や水酸化
ナトリウムの溶液が使いやすく、この合金のRIE
は三塩化ホロン、トリクロメタン、窒素の混合物
で可能である。
この段階で２つの工程を採るとることができ
る。一つは第１Ｊ図と第１Ｋ図に示すとおり、第
２耐エツチング層２８の湿式エツチングによつ
て、その残りの部分すなわち側壁を除去する。第
２耐エツチング層２８が二酸化シリコンであれ
ば、緩衝剤を加えたフツ化水素酸で浸漬エツチン
グを行なうことによつて同層を簡単に剥離でき
る。このあと第１耐エツチング層２６の反応性イ
オン・エツチングを行う。第１耐エツチング層が
HMDSであれば、反応性イオン・エツチングは
四フツ化炭素で容易に行える。
る。一つは第１Ｊ図と第１Ｋ図に示すとおり、第
２耐エツチング層２８の湿式エツチングによつ
て、その残りの部分すなわち側壁を除去する。第
２耐エツチング層２８が二酸化シリコンであれ
ば、緩衝剤を加えたフツ化水素酸で浸漬エツチン
グを行なうことによつて同層を簡単に剥離でき
る。このあと第１耐エツチング層２６の反応性イ
オン・エツチングを行う。第１耐エツチング層が
HMDSであれば、反応性イオン・エツチングは
四フツ化炭素で容易に行える。
他方の工程では、第１耐エツチング層２６の反
応性イオン・エツチングを簡単に行え、第２耐エ
ツチング層２８は第１Ｌ図のとおり所定位置に残
すことができる。この場合、第２耐エツチング層
２８の湿式エツチングは省略する。
応性イオン・エツチングを簡単に行え、第２耐エ
ツチング層２８は第１Ｌ図のとおり所定位置に残
すことができる。この場合、第２耐エツチング層
２８の湿式エツチングは省略する。
第１耐エツチング層を所定位置に残す利点は、
第1L図に示すとおり、続く処理段階と使用時に
被着金属の腐食を防ぐことである。また、第１耐
エツチング層は、被着金属をこれに一番近いもの
から電気的に分離し、これによつて集積度を高め
ることができる。
第1L図に示すとおり、続く処理段階と使用時に
被着金属の腐食を防ぐことである。また、第１耐
エツチング層は、被着金属をこれに一番近いもの
から電気的に分離し、これによつて集積度を高め
ることができる。
本発明の一つの条件として、第２耐エツチング
層２８は第１耐エツチング層２６を食刻したのと
同じ条件では食刻しない。したがつて第２耐エツ
チング層２８はマスク層として働き、側壁材をエ
ツチングから保護する。しかし冗長金属スタツク
２４上部の第１耐エツチング層はエツチングによ
つて無くなり、冗長金属との電気接点ができる。
ここで、先に述べた所望の性質を付加するととも
に、エツチング速度の異なる材料を得るため、第
１と第２の耐エツチング層の材料は充分慎重に選
択する必要のあることがわかる。これは、第２耐
エツチング層２８を、第１耐エツチング層２６に
他の影響を与えることなく除去するのに必要なた
め、第１Ｊ図と第１Ｋ図の第１実施例でも同じで
ある。
層２８は第１耐エツチング層２６を食刻したのと
同じ条件では食刻しない。したがつて第２耐エツ
チング層２８はマスク層として働き、側壁材をエ
ツチングから保護する。しかし冗長金属スタツク
２４上部の第１耐エツチング層はエツチングによ
つて無くなり、冗長金属との電気接点ができる。
ここで、先に述べた所望の性質を付加するととも
に、エツチング速度の異なる材料を得るため、第
１と第２の耐エツチング層の材料は充分慎重に選
択する必要のあることがわかる。これは、第２耐
エツチング層２８を、第１耐エツチング層２６に
他の影響を与えることなく除去するのに必要なた
め、第１Ｊ図と第１Ｋ図の第１実施例でも同じで
ある。
第２図は本発明による方法の別の適用例を示
す。第２Ａ図の基板１１０はこの例ではポリマ材
であり、セラミツク基板１０に積層してもしなく
てもよい。セラミツク基板があれば、上述のよう
にアルミナまたはガラス・セラミツクをこれに使
用できる。さらにバイア１２はポリマ材を通つて
上方に伸び、ポリマ材の表面１１４に達する。ポ
リマ材としてはポリイミドがよい。別基板１１０
のほか、本発明のこの実施例による方法は、第１
図とあわせて述べたものと正確に同じ過程をたど
る。
す。第２Ａ図の基板１１０はこの例ではポリマ材
であり、セラミツク基板１０に積層してもしなく
てもよい。セラミツク基板があれば、上述のよう
にアルミナまたはガラス・セラミツクをこれに使
用できる。さらにバイア１２はポリマ材を通つて
上方に伸び、ポリマ材の表面１１４に達する。ポ
リマ材としてはポリイミドがよい。別基板１１０
のほか、本発明のこの実施例による方法は、第１
図とあわせて述べたものと正確に同じ過程をたど
る。
本発明による方法は第１Ｌ図と第２Ｌ図に示し
た重要な金属構造を得るものである。本発明のこ
の面では、基板１０，１１０のバイア１２は基板
１０，１１０の表面１４，１１４に出る。ブラン
ケツト金属の少なくとも１層は、上述のように、
基板１０，１１０の表面１４，１１４にあり、バ
イア１２の上に重なる。また冗長金属２４の少な
くとも１層は、先にも述べたとおりブランケツト
金属に重なる。本発明の重要な特徴は、ブランケ
ツト金属と冗長金属の幅は、最終的な金属構造に
おいて、第１Ｋ図、第１Ｌ図、第２Ｋ図、第２Ｌ
図に示すとおり、ほぼ同一であるということであ
る。
た重要な金属構造を得るものである。本発明のこ
の面では、基板１０，１１０のバイア１２は基板
１０，１１０の表面１４，１１４に出る。ブラン
ケツト金属の少なくとも１層は、上述のように、
基板１０，１１０の表面１４，１１４にあり、バ
イア１２の上に重なる。また冗長金属２４の少な
くとも１層は、先にも述べたとおりブランケツト
金属に重なる。本発明の重要な特徴は、ブランケ
ツト金属と冗長金属の幅は、最終的な金属構造に
おいて、第１Ｋ図、第１Ｌ図、第２Ｋ図、第２Ｌ
図に示すとおり、ほぼ同一であるということであ
る。
第１Ｌ図、第２Ｌ図のように、冗長金属２４の
側面３０には電気絶縁膜２９がある。ここから明
らかなように、電気絶縁膜２９は第１と第２の耐
エツチング層２６，２８から形成できる。ただし
電気絶縁膜２９は第１、第２の耐エツチング層２
６，２８に限られるのでなく、実際に他の層（図
示なし）も含む。電気絶縁膜はまた、第２耐エツ
チング層２８だけを除去し、第１耐エツチング層
２６は所定位置に残すことによつても得られる
（好ましい方式ではないが）。
側面３０には電気絶縁膜２９がある。ここから明
らかなように、電気絶縁膜２９は第１と第２の耐
エツチング層２６，２８から形成できる。ただし
電気絶縁膜２９は第１、第２の耐エツチング層２
６，２８に限られるのでなく、実際に他の層（図
示なし）も含む。電気絶縁膜はまた、第２耐エツ
チング層２８だけを除去し、第１耐エツチング層
２６は所定位置に残すことによつても得られる
（好ましい方式ではないが）。
最後に、冗長金属２４の上面３２は電気絶縁膜
２９を持たない。これにより冗長金属２４は、Ｃ
−４ハンダ・ボールやECジヤンパ線などの電気
部品との接点をもつ。
２９を持たない。これにより冗長金属２４は、Ｃ
−４ハンダ・ボールやECジヤンパ線などの電気
部品との接点をもつ。
Ｆ 発明の効果
本発明は、上述のように、使用時の信頼性が高
い複数の金属層を選択的に被着する工程を提供す
るものである。
い複数の金属層を選択的に被着する工程を提供す
るものである。
第１Ａ図から第１Ｌ図は本発明による方法の概
略図である。第２Ａ図から第２Ｌ図は本発明によ
る方法の実施例を示す概略図である。
略図である。第２Ａ図から第２Ｌ図は本発明によ
る方法の実施例を示す概略図である。
Claims (1)
- 【特許請求の範囲】 １ (a) 基板を用意し、 (b) 上記基板の表面上に、少なくとも一層の金属
層を全面に付着し、 (c) 上記全面に付着された金属層上に、選択され
た開口をもつリフトオフ・ステンシルを構成し
て該開口を通じて上記全面に付着された金属層
が露出されるようにし、 (d) 上記リフトオフ・ステンシル上と上記選択さ
れた開口中に少なくとも一層の追加的な金属層
を付着し、 (e) 上記追加的な金属層上に第１の耐エツチング
性バリアを付着し、 (f) 上記リフトオフ・ステンシルと、その上の上
記追加的な金属層と、その上の上記第１の第１
の耐エツチング性バリアを除去し、 (g) 上記全面に付着された金属層と上記第１の耐
エツチング性バリア上に、第２の耐エツチング
性バリアを付着し、 (h) 上記全面に付着された金属層を露出させて上
記第１の耐エツチング性バリアから少なくとも
部分的且つ選択的に上記第２の耐エツチング性
バリアを除去するように上記第２の耐エツチン
グ性バリアを反応性イオン・エツチングし、 (i) 上記全面に付着された金属層をエツチングす
る工程を有する、 基板上に金属層を付着する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/164,363 US4805683A (en) | 1988-03-04 | 1988-03-04 | Method for producing a plurality of layers of metallurgy |
| US164363 | 1988-03-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029198A JPH029198A (ja) | 1990-01-12 |
| JPH053159B2 true JPH053159B2 (ja) | 1993-01-14 |
Family
ID=22594145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316580A Granted JPH029198A (ja) | 1988-03-04 | 1988-12-16 | 基板上に金属層を付着する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4805683A (ja) |
| EP (1) | EP0331598A3 (ja) |
| JP (1) | JPH029198A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149190A (ja) * | 1984-08-16 | 1986-03-11 | Toyoda Autom Loom Works Ltd | 可変容量型ベーン圧縮機 |
| US4880684A (en) * | 1988-03-11 | 1989-11-14 | International Business Machines Corporation | Sealing and stress relief layers and use thereof |
| DE4009225A1 (de) * | 1990-03-22 | 1991-09-26 | Bosch Gmbh Robert | Verfahren zum herstellen von streifenleitern, insbesondere fuer elektronische hybrid-schaltungen im hochfrequenzbereich |
| US5116460A (en) * | 1991-04-12 | 1992-05-26 | Motorola, Inc. | Method for selectively etching a feature |
| JPH05129760A (ja) * | 1991-11-06 | 1993-05-25 | Fujitsu Ltd | 導体パターンの形成方法 |
| US6429113B1 (en) | 1994-04-26 | 2002-08-06 | International Business Machines Corporation | Method for connecting an electrical device to a circuit substrate |
| US5712192A (en) * | 1994-04-26 | 1998-01-27 | International Business Machines Corporation | Process for connecting an electrical device to a circuit substrate |
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| US6169664B1 (en) * | 1998-01-05 | 2001-01-02 | Texas Instruments Incorporated | Selective performance enhancements for interconnect conducting paths |
| US7804115B2 (en) * | 1998-02-25 | 2010-09-28 | Micron Technology, Inc. | Semiconductor constructions having antireflective portions |
| US6274292B1 (en) | 1998-02-25 | 2001-08-14 | Micron Technology, Inc. | Semiconductor processing methods |
| US6268282B1 (en) * | 1998-09-03 | 2001-07-31 | Micron Technology, Inc. | Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks |
| US6281100B1 (en) | 1998-09-03 | 2001-08-28 | Micron Technology, Inc. | Semiconductor processing methods |
| US6828683B2 (en) * | 1998-12-23 | 2004-12-07 | Micron Technology, Inc. | Semiconductor devices, and semiconductor processing methods |
| US7235499B1 (en) | 1999-01-20 | 2007-06-26 | Micron Technology, Inc. | Semiconductor processing methods |
| US7067414B1 (en) | 1999-09-01 | 2006-06-27 | Micron Technology, Inc. | Low k interlevel dielectric layer fabrication methods |
| US6440860B1 (en) | 2000-01-18 | 2002-08-27 | Micron Technology, Inc. | Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride |
| JP3691780B2 (ja) * | 2001-11-01 | 2005-09-07 | Ｔｄｋ株式会社 | パターン化薄膜形成方法およびマイクロデバイスの製造方法 |
| US7129590B2 (en) * | 2003-05-14 | 2006-10-31 | Intel Corporation | Stencil and method for depositing material onto a substrate |
| US20050072834A1 (en) * | 2003-10-06 | 2005-04-07 | Kejun Zeng | Connection site coating method and solder joints |
| KR100770541B1 (ko) * | 2005-12-29 | 2007-10-25 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US8341588B2 (en) | 2010-10-04 | 2012-12-25 | International Business Machines Corporation | Semiconductor layer forming method and structure |
| TW201301548A (zh) * | 2011-06-30 | 2013-01-01 | Inst Nuclear Energy Res Atomic Energy Council | 電池晶片元件及其封裝方法 |
| CN115085682A (zh) * | 2021-03-15 | 2022-09-20 | 诺思(天津)微系统有限责任公司 | 焊盘结构的制造方法、体声波谐振器、滤波器及电子设备 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4092442A (en) * | 1976-12-30 | 1978-05-30 | International Business Machines Corporation | Method of depositing thin films utilizing a polyimide mask |
| US4301324A (en) * | 1978-02-06 | 1981-11-17 | International Business Machines Corporation | Glass-ceramic structures and sintered multilayer substrates thereof with circuit patterns of gold, silver or copper |
| US4413061A (en) * | 1978-02-06 | 1983-11-01 | International Business Machines Corporation | Glass-ceramic structures and sintered multilayer substrates thereof with circuit patterns of gold, silver or copper |
| US4206254A (en) * | 1979-02-28 | 1980-06-03 | International Business Machines Corporation | Method of selectively depositing metal on a ceramic substrate with a metallurgy pattern |
| US4221047A (en) * | 1979-03-23 | 1980-09-09 | International Business Machines Corporation | Multilayered glass-ceramic substrate for mounting of semiconductor device |
| US4526859A (en) * | 1983-12-12 | 1985-07-02 | International Business Machines Corporation | Metallization of a ceramic substrate |
| GB2194386B (en) * | 1986-08-20 | 1990-07-18 | Plessey Co Plc | Solder bonded integrated circuit devices |
-
1988
- 1988-03-04 US US07/164,363 patent/US4805683A/en not_active Expired - Fee Related
- 1988-12-16 JP JP63316580A patent/JPH029198A/ja active Granted
-
1989
- 1989-01-03 EP EP19890480001 patent/EP0331598A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH029198A (ja) | 1990-01-12 |
| US4805683A (en) | 1989-02-21 |
| EP0331598A3 (en) | 1991-04-10 |
| EP0331598A2 (en) | 1989-09-06 |
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