JPH0227835B2 - - Google Patents
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- Publication number
- JPH0227835B2 JPH0227835B2 JP56171412A JP17141281A JPH0227835B2 JP H0227835 B2 JPH0227835 B2 JP H0227835B2 JP 56171412 A JP56171412 A JP 56171412A JP 17141281 A JP17141281 A JP 17141281A JP H0227835 B2 JPH0227835 B2 JP H0227835B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring board
- thick film
- thin film
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、多層配線に用いる配線基板の製造方
法に係るもので特に薄膜・厚膜混成方式の配線基
板の製造方法に関する。
法に係るもので特に薄膜・厚膜混成方式の配線基
板の製造方法に関する。
電子計算機等に用いる大容量の混成集積回路用
多層配線基板として、一般に配線を厚膜印刷焼結
方式で形成し、基板および層間絶縁物としてアル
ミナセラミツクを用いた基板が用いられている。
ところが近年、電子計算機において高機能、高速
化の要請が強く、この結果大配線容量の混成集積
回路用基板が要求されるようになつた。厚膜アル
ミナセラミツク基板では、配線密度が印刷工程の
精度で限定され（最小可能配線ピツチ150μｍ）
るため、配線層５〜10層、絶縁層５〜10層の多層
で基板寸法100mm□ の基板が出現している。層数
の増大は各層間の接続点数を大幅に増すため、基
板製造歩留の大幅低下をもたらすという欠点があ
る。また基板の大型化は、信号伝送路の増大をき
たすため高速化が図れない。
多層配線基板として、一般に配線を厚膜印刷焼結
方式で形成し、基板および層間絶縁物としてアル
ミナセラミツクを用いた基板が用いられている。
ところが近年、電子計算機において高機能、高速
化の要請が強く、この結果大配線容量の混成集積
回路用基板が要求されるようになつた。厚膜アル
ミナセラミツク基板では、配線密度が印刷工程の
精度で限定され（最小可能配線ピツチ150μｍ）
るため、配線層５〜10層、絶縁層５〜10層の多層
で基板寸法100mm□ の基板が出現している。層数
の増大は各層間の接続点数を大幅に増すため、基
板製造歩留の大幅低下をもたらすという欠点があ
る。また基板の大型化は、信号伝送路の増大をき
たすため高速化が図れない。
そこで、配線形成を半導体工業のプロセスであ
る薄膜ホトプロセスを用いることが試みられてい
る。薄膜プロセスを用いて多層化した基板では、
電子計算機用混成集積回路基板として必要なコネ
クタの着脱に耐える数百本の端子をとりだすこと
は一般に困難である。この端子に関しては基板裏
面全域に焼結タングステンにNiメツキしたピン
接続部を配列し、この接続部に銀ろうあるいはは
んだろうでリードピンを接続している従来の厚膜
多層配線基板が適している。ところで高密度、高
速化を要する回路領域は論理信号回路である。電
源回路グランド層は、従来の厚膜多層配線の配線
密度で十分余裕がある。したがつて、論理信号層
を薄膜基板部として形成し、電源グランド層やリ
ードピン端子部を厚膜基板部として形成した薄膜
−厚膜混成方式で高密度、高速基板を達成でき
る。
る薄膜ホトプロセスを用いることが試みられてい
る。薄膜プロセスを用いて多層化した基板では、
電子計算機用混成集積回路基板として必要なコネ
クタの着脱に耐える数百本の端子をとりだすこと
は一般に困難である。この端子に関しては基板裏
面全域に焼結タングステンにNiメツキしたピン
接続部を配列し、この接続部に銀ろうあるいはは
んだろうでリードピンを接続している従来の厚膜
多層配線基板が適している。ところで高密度、高
速化を要する回路領域は論理信号回路である。電
源回路グランド層は、従来の厚膜多層配線の配線
密度で十分余裕がある。したがつて、論理信号層
を薄膜基板部として形成し、電源グランド層やリ
ードピン端子部を厚膜基板部として形成した薄膜
−厚膜混成方式で高密度、高速基板を達成でき
る。
薄膜−厚膜混成方式の多層配線基板の製造は、
第１図に示す工程でできる。焼結タングステンか
らなる電源・グランド層２リードピン端子部３を
含む厚膜基板部１０を通常の厚膜多層基板の製法
であるグリンシード法で形成する。薄膜基板部の
配線と接続する厚膜配線端子４をアルミナ絶縁層
５のスルホールに穴うめして形成しておく。この
厚膜基板部１０の上面に薄膜基板部の配線部とな
る配線膜６を通常の薄膜プロセスである抵抗加熱
蒸着あるいはスパツクにてAlあるいはCr／Cu／
Crで形成し、ネガ型レジストを用いるホトリゾ
エツチングで配線膜６をパターン化する。このと
き配線端子４と配線パターン６を必ず重ね合せ
る。厚膜基板部１０は製造時の焼結収縮にばらつ
きがあり端子４の位置ばらつきは基板中心からみ
てその位置の中心からの距離の0.6〜1.0％とな
る。このため、両基板部の接続を基板全域で図る
ためには、位置ばらつきの幅を厚膜配線端子４あ
るいは配線パターン６の接続部に与えなければな
らない。このため、配線パターン６は高密度配線
化が図れるホトリゾエツチング工程を用いなが
ら、厚膜配線基板部の配線密度と同じにしなけれ
ばならない。この上に、通常の薄膜プロセスで形
成するSiO2やポリイミド膜を絶縁層７とし、そ
のスルホール８をホトリゾエツチングで形成す
る。こののち絶縁層７の上面に配線パターン６１
を配線パターン６と同様に形成し更に絶縁層７
１、スルホール８１を絶縁層７、スルホール８と
同様に形成する。これらの工程を繰返して薄膜基
板部１１を形成し、高密度、高速用の多層配線基
板となる。
第１図に示す工程でできる。焼結タングステンか
らなる電源・グランド層２リードピン端子部３を
含む厚膜基板部１０を通常の厚膜多層基板の製法
であるグリンシード法で形成する。薄膜基板部の
配線と接続する厚膜配線端子４をアルミナ絶縁層
５のスルホールに穴うめして形成しておく。この
厚膜基板部１０の上面に薄膜基板部の配線部とな
る配線膜６を通常の薄膜プロセスである抵抗加熱
蒸着あるいはスパツクにてAlあるいはCr／Cu／
Crで形成し、ネガ型レジストを用いるホトリゾ
エツチングで配線膜６をパターン化する。このと
き配線端子４と配線パターン６を必ず重ね合せ
る。厚膜基板部１０は製造時の焼結収縮にばらつ
きがあり端子４の位置ばらつきは基板中心からみ
てその位置の中心からの距離の0.6〜1.0％とな
る。このため、両基板部の接続を基板全域で図る
ためには、位置ばらつきの幅を厚膜配線端子４あ
るいは配線パターン６の接続部に与えなければな
らない。このため、配線パターン６は高密度配線
化が図れるホトリゾエツチング工程を用いなが
ら、厚膜配線基板部の配線密度と同じにしなけれ
ばならない。この上に、通常の薄膜プロセスで形
成するSiO2やポリイミド膜を絶縁層７とし、そ
のスルホール８をホトリゾエツチングで形成す
る。こののち絶縁層７の上面に配線パターン６１
を配線パターン６と同様に形成し更に絶縁層７
１、スルホール８１を絶縁層７、スルホール８と
同様に形成する。これらの工程を繰返して薄膜基
板部１１を形成し、高密度、高速用の多層配線基
板となる。
この多層配線基板では高密度化になんら寄与し
ない厚膜−薄膜接続の適合のための層がパターン
６層および絶縁層７と２層要しており、このため
工程が冗長され、歩便り低下の原因だけとなつて
いる。
ない厚膜−薄膜接続の適合のための層がパターン
６層および絶縁層７と２層要しており、このため
工程が冗長され、歩便り低下の原因だけとなつて
いる。
また、第１図の配線端子４には、パターン６で
覆われない個所が必ず発生する。これはパターン
６のパターン化時のエツチング液が配線端子４に
触れるため、パターン６のエツチングへの悪影響
や、また配線端子４を酸化させ、信頼性を落す原
因となる。また厚膜基板部１０の表面粗さは通常
３〜4μｍあるため、ホトリゾエツチングのパタ
ーン６のパターン化が困難であり、表面粗さ３〜
4μｍ上のパターン６の配線抵抗の安定性が悪い
ことがわかつている。
覆われない個所が必ず発生する。これはパターン
６のパターン化時のエツチング液が配線端子４に
触れるため、パターン６のエツチングへの悪影響
や、また配線端子４を酸化させ、信頼性を落す原
因となる。また厚膜基板部１０の表面粗さは通常
３〜4μｍあるため、ホトリゾエツチングのパタ
ーン６のパターン化が困難であり、表面粗さ３〜
4μｍ上のパターン６の配線抵抗の安定性が悪い
ことがわかつている。
本発明の目的は、以上の製造上の欠点を除き、
薄膜・厚膜混成方式の高密度、高速用の多層配線
基板の製造方法を提供することにある。
薄膜・厚膜混成方式の高密度、高速用の多層配線
基板の製造方法を提供することにある。
本発明の特徴は、厚膜配線基板部の薄膜配線基
板部と接続すべき配線端子の大きさを、厚膜配線
の位置ずれ量を見込んで形成し、その上部に絶縁
層を形成し、この絶縁層にいわゆる薄膜プロセス
であるホトリゾグラフイでスルホールを形成し、
以後、薄膜プロセスを用いて薄膜多層配線基板部
を形成して厚膜薄膜混成の多層配線基板を製造す
るものである。
板部と接続すべき配線端子の大きさを、厚膜配線
の位置ずれ量を見込んで形成し、その上部に絶縁
層を形成し、この絶縁層にいわゆる薄膜プロセス
であるホトリゾグラフイでスルホールを形成し、
以後、薄膜プロセスを用いて薄膜多層配線基板部
を形成して厚膜薄膜混成の多層配線基板を製造す
るものである。
以下第２図に示す実施例により、本発明を具体
的に説明する。同図ａは厚膜配線基板部を作る方
法を説明する図、同図ｂは厚膜配線基板部に薄膜
配線基板部を形成する方法を説明する図である。
的に説明する。同図ａは厚膜配線基板部を作る方
法を説明する図、同図ｂは厚膜配線基板部に薄膜
配線基板部を形成する方法を説明する図である。
図に示す１０は、タングステンの焼結体からな
る電源配線層やグランド層２を含む、グリンシー
ト法で製造したアルミナ厚膜多層配線基板部１０
である。配線端子４はアルミナ絶縁層５のスルホ
ールにタングステンペースドを穴うめ焼結して形
成されている。配線端子４の径は、接続する薄膜
のスルホール径に（グリンシート法での焼結収縮
ばらつき0.6〜1.0％Ｘ基板の長辺寸法×1/2）を
加えた径とする。基板寸法を50cm□ 、薄膜スルホ
ール径を50μｍとすると、端子の径は250μｍ前後
とする。基板部１０の裏面には焼結タングステン
パツドに銀ろうで接続されたリードピン９がつい
ている。配線端子４はアルミナ絶縁層５の上面と
同一平面もしくは10μｍ以下で突出するように形
成されている。この基板部１０にポリイミド樹脂
をスピンコーテイング方式で塗布し、熱硬化して
絶縁層７を形成する。この絶縁層７にネガ型レジ
スト（例えば東京応化製のOMR83）をコーテイ
ングし、レジストを紫外線露光でパターン化し、
湿式エツチングで配線端子４の上部の絶縁層７に
スルホール８を形成する。スルホール８の形成に
ネガ型レジストを用いるのは、厚膜基板部１が硬
く、そり、うねりがあるため、もろいポジ型レジ
ストでは露光時にマスクとの接触でレジストがは
く離し、絶縁層７にピンホールが発生するのを避
けることにある。そして配線端子４の上面をアル
ミナ絶縁層の上面より沈めないのは、ネガ型レジ
ストを用いるので、露光時にマスクと間隙があく
と紫外光のまわりこみでスルホール８が形成でき
なくなるのを避けるためである。スルホール８形
成後、抵抗加熱あるいはエレクトロンビーム蒸着
スパツタなどでアルミあるいはチタン＋銅＋チタ
ン膜６を形成し通常のホトリゾ工程でパターン化
する。この配線６は絶縁層７の上でのパターン化
のため表面粗さの大きい厚膜多層配線基板部１０
（表面粗さ４〜6μｍ）上と異なり、20〜40μｍピ
ツチでの配線化ができ、厚膜基板部１０の影響を
受けない。そして配線パターン６のパターン化の
際にそのエツチング液が配線端子４に触れること
はない。以降、この上部にポリイミド樹脂層７１
と配線層６１を繰返し形成し、薄膜多層配線基板
部１１を形成する。したがつて、厚膜・薄膜の適
合層は絶縁層７一層となる。これにより高密度配
線の多層配線基板が形成される。なお、リードピ
ン９は、薄膜配線基板部１１を形成したあとに付
けてもよい。
る電源配線層やグランド層２を含む、グリンシー
ト法で製造したアルミナ厚膜多層配線基板部１０
である。配線端子４はアルミナ絶縁層５のスルホ
ールにタングステンペースドを穴うめ焼結して形
成されている。配線端子４の径は、接続する薄膜
のスルホール径に（グリンシート法での焼結収縮
ばらつき0.6〜1.0％Ｘ基板の長辺寸法×1/2）を
加えた径とする。基板寸法を50cm□ 、薄膜スルホ
ール径を50μｍとすると、端子の径は250μｍ前後
とする。基板部１０の裏面には焼結タングステン
パツドに銀ろうで接続されたリードピン９がつい
ている。配線端子４はアルミナ絶縁層５の上面と
同一平面もしくは10μｍ以下で突出するように形
成されている。この基板部１０にポリイミド樹脂
をスピンコーテイング方式で塗布し、熱硬化して
絶縁層７を形成する。この絶縁層７にネガ型レジ
スト（例えば東京応化製のOMR83）をコーテイ
ングし、レジストを紫外線露光でパターン化し、
湿式エツチングで配線端子４の上部の絶縁層７に
スルホール８を形成する。スルホール８の形成に
ネガ型レジストを用いるのは、厚膜基板部１が硬
く、そり、うねりがあるため、もろいポジ型レジ
ストでは露光時にマスクとの接触でレジストがは
く離し、絶縁層７にピンホールが発生するのを避
けることにある。そして配線端子４の上面をアル
ミナ絶縁層の上面より沈めないのは、ネガ型レジ
ストを用いるので、露光時にマスクと間隙があく
と紫外光のまわりこみでスルホール８が形成でき
なくなるのを避けるためである。スルホール８形
成後、抵抗加熱あるいはエレクトロンビーム蒸着
スパツタなどでアルミあるいはチタン＋銅＋チタ
ン膜６を形成し通常のホトリゾ工程でパターン化
する。この配線６は絶縁層７の上でのパターン化
のため表面粗さの大きい厚膜多層配線基板部１０
（表面粗さ４〜6μｍ）上と異なり、20〜40μｍピ
ツチでの配線化ができ、厚膜基板部１０の影響を
受けない。そして配線パターン６のパターン化の
際にそのエツチング液が配線端子４に触れること
はない。以降、この上部にポリイミド樹脂層７１
と配線層６１を繰返し形成し、薄膜多層配線基板
部１１を形成する。したがつて、厚膜・薄膜の適
合層は絶縁層７一層となる。これにより高密度配
線の多層配線基板が形成される。なお、リードピ
ン９は、薄膜配線基板部１１を形成したあとに付
けてもよい。
以上のように、本発明によれば、従来の厚膜多
層配線基板より２〜３倍の高密度化が図れる。従
つて配線層数、スルホール接続数が低減でき、製
品歩留りが向上し、更にコネクタ着脱に耐える多
端子のとりだしが容易に図れる。
層配線基板より２〜３倍の高密度化が図れる。従
つて配線層数、スルホール接続数が低減でき、製
品歩留りが向上し、更にコネクタ着脱に耐える多
端子のとりだしが容易に図れる。
第１図は薄膜混成多層基板の従来製造方法を説
明する図、第２図は本発明の実施例を説明する図
である。 １０……厚膜多層配線基板部、１１……薄膜多
層配線基板部、４……厚膜基板部の配線端子、５
……厚膜基板部の絶縁層、７，７１……薄膜基板
部の絶縁層、６，６１……薄膜基板部の配線、９
……リードピン。
明する図、第２図は本発明の実施例を説明する図
である。 １０……厚膜多層配線基板部、１１……薄膜多
層配線基板部、４……厚膜基板部の配線端子、５
……厚膜基板部の絶縁層、７，７１……薄膜基板
部の絶縁層、６，６１……薄膜基板部の配線、９
……リードピン。
Claims (1)
- 【特許請求の範囲】 １ 厚膜配線基板部と薄膜配線基板部とからなる
混成構成の多層配線基板の製造方法において、厚
膜配線基板部の薄膜配線基板部と接続すべき配線
端子の大きさを、厚膜配線の位置ずれ量を見込ん
で厚膜配線基板部の上部面に形成し、その上部に
絶縁層を形成し、この絶縁層にホトリゾエツチン
グ法によりスルーホールを形成し、このスルーホ
ールを介して両基板部間の配線接続を行なうこと
を特徴とする多層配線基板の製造方法。 ２ 上記配線端子を、その上面が厚膜配線基板部
の上部面よりも少なくとも沈まないように形成し
た特許請求の範囲第１項記載の多層配線基板の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17141281A JPS5873193A (ja) | 1981-10-28 | 1981-10-28 | 多層配線基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17141281A JPS5873193A (ja) | 1981-10-28 | 1981-10-28 | 多層配線基板の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105533A Division JPH0810792B2 (ja) | 1991-05-10 | 1991-05-10 | 多層配線基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873193A JPS5873193A (ja) | 1983-05-02 |
| JPH0227835B2 true JPH0227835B2 (ja) | 1990-06-20 |
Family
ID=15922654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17141281A Granted JPS5873193A (ja) | 1981-10-28 | 1981-10-28 | 多層配線基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873193A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010698A (ja) * | 1983-06-29 | 1985-01-19 | 日本電気株式会社 | 多層配線基板およびその製造方法 |
| JPS60170294A (ja) * | 1984-02-14 | 1985-09-03 | 日本電気株式会社 | ピン付き多層配線基板の製造方法 |
| JPS62119951A (ja) * | 1985-11-19 | 1987-06-01 | Nec Corp | 多層配線基板 |
| JPS63144598A (ja) * | 1986-12-09 | 1988-06-16 | 日本電気株式会社 | 多層回路基板 |
| JPS63169797A (ja) * | 1987-01-07 | 1988-07-13 | 日本電気株式会社 | 混成集積回路装置 |
| JP2588549B2 (ja) * | 1987-11-20 | 1997-03-05 | 株式会社日立製作所 | 半導体装置 |
| JP3087899B2 (ja) * | 1989-06-16 | 2000-09-11 | 株式会社日立製作所 | 厚膜薄膜混成多層配線基板の製造方法 |
| JPH0821648B2 (ja) * | 1989-06-20 | 1996-03-04 | 三菱マテリアル株式会社 | 厚膜技術により形成されたピンレスグリッドアレイ電極構造 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5328266A (en) * | 1976-08-13 | 1978-03-16 | Fujitsu Ltd | Method of producing multilayer ceramic substrate |
-
1981
- 1981-10-28 JP JP17141281A patent/JPS5873193A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5873193A (ja) | 1983-05-02 |
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