JPH04229285A - データ設定回路 - Google Patents
データ設定回路Info
- Publication number
- JPH04229285A JPH04229285A JP41643190A JP41643190A JPH04229285A JP H04229285 A JPH04229285 A JP H04229285A JP 41643190 A JP41643190 A JP 41643190A JP 41643190 A JP41643190 A JP 41643190A JP H04229285 A JPH04229285 A JP H04229285A
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- JP
- Japan
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- Pending
Links
- 230000004044 response Effects 0.000 claims description 8
- 239000000872 buffer Substances 0.000 description 8
- 238000012790 confirmation Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Handling Of Cut Paper (AREA)
- Accessory Devices And Overall Control Thereof (AREA)
- Record Information Processing For Printing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はデータ設定回路に関し、特にメモ
リ（ＲＡＭ）に設定格納された微調整用データにより、
装置の調整を行うようにした通帳プリンタにおける微調
整データ設定回路に関する。
リ（ＲＡＭ）に設定格納された微調整用データにより、
装置の調整を行うようにした通帳プリンタにおける微調
整データ設定回路に関する。
【０００２】
【従来技術】通帳プリンタ装置においては、印字装置決
め等の微調整を多数必要とする。そのために、これ等多
数の微調整用の設定データを入力する回路が必要となっ
ている。この場合の微調整値データ設定回路は多数のデ
ィップスイッチを設け、ＲＡＭ（バッテリバックアップ
付きのランダムアクセスメモリ）に設定値を書込む構成
となっている。
め等の微調整を多数必要とする。そのために、これ等多
数の微調整用の設定データを入力する回路が必要となっ
ている。この場合の微調整値データ設定回路は多数のデ
ィップスイッチを設け、ＲＡＭ（バッテリバックアップ
付きのランダムアクセスメモリ）に設定値を書込む構成
となっている。
【０００３】この様な従来の微調整値データ設定回路で
は、１つのディップスイッチに対して１つの固有の微調
整値を割当てているので、微調整値の種類が多数となっ
た場合、これに対応する多数のディップスイッチを回路
に実装する必要があり、ハードウェア的に問題がある。 また、設定データの確認も困難であるという欠点がある
。
は、１つのディップスイッチに対して１つの固有の微調
整値を割当てているので、微調整値の種類が多数となっ
た場合、これに対応する多数のディップスイッチを回路
に実装する必要があり、ハードウェア的に問題がある。 また、設定データの確認も困難であるという欠点がある
。
【０００４】
【発明の目的】そこで、本発明はこの様な従来のものの
欠点を解決するためになされたものであって、その目的
とするところは、簡単な構成で多数の微調整値を入力設
定することができ、また設定データの確認を容易とした
データ設定回路を提供することにある。
欠点を解決するためになされたものであって、その目的
とするところは、簡単な構成で多数の微調整値を入力設
定することができ、また設定データの確認を容易とした
データ設定回路を提供することにある。
【０００５】
【発明の構成】本発明によるデータ設定回路は、外部指
令に応じてアップダウン計数自在なアドレス発生用カウ
ンタと、外部指令に応じてアップダウン計数自在なデー
タ発生用カウンタと、データを格納するメモリと、書込
み指令に応答して、前記メモリの所定アドレス部分に前
記データ発生用カウンタからのデータを書込む手段と、
読出し指令に応答して、前記アドレス発生用カウンタか
らのアドレスをリードアドレスとして前記メモリからデ
ータを読出す手段とを含むことを特徴とする。
令に応じてアップダウン計数自在なアドレス発生用カウ
ンタと、外部指令に応じてアップダウン計数自在なデー
タ発生用カウンタと、データを格納するメモリと、書込
み指令に応答して、前記メモリの所定アドレス部分に前
記データ発生用カウンタからのデータを書込む手段と、
読出し指令に応答して、前記アドレス発生用カウンタか
らのアドレスをリードアドレスとして前記メモリからデ
ータを読出す手段とを含むことを特徴とする。
【０００６】
【実施例】次に、本発明の実施例を図面を参照しつつ詳
細に説明する。
細に説明する。
【０００７】図１は本発明の実施例の回路図である。メ
モリ９はバッテリバックアップ機能付きのＲＡＭであり
、このメモリ９内に各種の微調整値がデータとして格納
される。
モリ９はバッテリバックアップ機能付きのＲＡＭであり
、このメモリ９内に各種の微調整値がデータとして格納
される。
【０００８】このメモリ９のアドレスを発生するためア
ップダウンカウンタ１が設けられている。モーメンタリ
プッシュスイッチ２はこのカウンタのクロック入力ＣＫ
に接続され、オルタネートトグルスイッチ３はこのカウ
ンタのアップダウン指示端子（Ｕ／Ｄ）に接続されてい
る。
ップダウンカウンタ１が設けられている。モーメンタリ
プッシュスイッチ２はこのカウンタのクロック入力ＣＫ
に接続され、オルタネートトグルスイッチ３はこのカウ
ンタのアップダウン指示端子（Ｕ／Ｄ）に接続されてい
る。
【０００９】このカウンタ１の出力アドレスは７セグメ
ントＬＥＤ４へ入力されて表示されると共に、バッファ
５を介してアドレスバス７へ導出される。このアドレス
バス７がメモリ９のリード／ライトアドレス入力線とな
る。
ントＬＥＤ４へ入力されて表示されると共に、バッファ
５を介してアドレスバス７へ導出される。このアドレス
バス７がメモリ９のリード／ライトアドレス入力線とな
る。
【００１０】メモリ９への設定データを発生するために
アップダウンカウンタ１３が設けられている。モーメン
タリプッシュスイッチ１４はこのカウンタのクロック入
力ＣＫに接続され、オルタネートトグルスイッチ１５は
このカウンタのアップダウン指示端子（Ｕ／Ｄ）に接続
されている。
アップダウンカウンタ１３が設けられている。モーメン
タリプッシュスイッチ１４はこのカウンタのクロック入
力ＣＫに接続され、オルタネートトグルスイッチ１５は
このカウンタのアップダウン指示端子（Ｕ／Ｄ）に接続
されている。
【００１１】このカウンタ１３の出力データは７セグメ
ントＬＥＤ１２へ入力され表示されると共に、バッファ
１１を介してデータバス１０へ導出される。このデータ
バス１０がメモリ９のリード／ライトデータ信号線とな
る。
ントＬＥＤ１２へ入力され表示されると共に、バッファ
１１を介してデータバス１０へ導出される。このデータ
バス１０がメモリ９のリード／ライトデータ信号線とな
る。
【００１２】スイッチ６はバッファ５，１１をイネーブ
ルすると共に、メモリ９のリード信号８を生成する。ま
た、スイッチ１６はバッファ５，１１をイネーブルする
と共に、ライト信号１７を生成する。
ルすると共に、メモリ９のリード信号８を生成する。ま
た、スイッチ１６はバッファ５，１１をイネーブルする
と共に、ライト信号１７を生成する。
【００１３】かかる構成において、メモリ９に対してデ
ータを設定する場合、必要な設定データ及びアドレスを
カウンタ１３及び１により夫々設定する。これは各カウ
ンタをアップ若しくはダウンカウントさせて必要なデー
タ，アドレスをカカウンタ１３，１に設定することによ
り行う。
ータを設定する場合、必要な設定データ及びアドレスを
カウンタ１３及び１により夫々設定する。これは各カウ
ンタをアップ若しくはダウンカウントさせて必要なデー
タ，アドレスをカカウンタ１３，１に設定することによ
り行う。
【００１４】そして、スイッチ１６によりメモリライト
信号１７を発生すると共に、両バッファ５，１１をイネ
ーブルとして、メモリ９内のライトアドレス対応部分に
設定データを格納する。
信号１７を発生すると共に、両バッファ５，１１をイネ
ーブルとして、メモリ９内のライトアドレス対応部分に
設定データを格納する。
【００１５】このときのライトアドレス及び設定データ
は表示用ＬＥＤ４及び１２により確認できる。
は表示用ＬＥＤ４及び１２により確認できる。
【００１６】また、メモリ９内の所望データを確認した
いときは、カウンタ１によりリードアドレスを設定し、
スイッチ６により、メモリリード信号８を発生させると
共に、両バッファ５，１１をイネーブルとする。これに
より、メモリ９内のリードアドレス対応部分のデータが
読出され、表示用ＬＥＤ１２に表示される。このときリ
ードアドレスは表示用ＬＥＤ４により表示されることは
勿論である。
いときは、カウンタ１によりリードアドレスを設定し、
スイッチ６により、メモリリード信号８を発生させると
共に、両バッファ５，１１をイネーブルとする。これに
より、メモリ９内のリードアドレス対応部分のデータが
読出され、表示用ＬＥＤ１２に表示される。このときリ
ードアドレスは表示用ＬＥＤ４により表示されることは
勿論である。
【００１７】尚、上記実施例では、メモリ９へデータを
設定する場合のライトアドレスを、カウンタ１により任
意に発生させるようにしているが、このライトアドレス
は図示せぬＣＰＵから予め定められて発生するようにし
ても良い。この場合には、カウンタ１はメモリ９内のデ
ータを確認するためのリードアドレスのみを発生するも
のとなる。
設定する場合のライトアドレスを、カウンタ１により任
意に発生させるようにしているが、このライトアドレス
は図示せぬＣＰＵから予め定められて発生するようにし
ても良い。この場合には、カウンタ１はメモリ９内のデ
ータを確認するためのリードアドレスのみを発生するも
のとなる。
【００１８】
【発明の効果】以上述べた如く、本発明によれば、簡単
な構成で多数の微調整データをメモリに設定することが
でき、また任意のメモリ内データを読出すことができ、
データ確認も容易になるという効果がある。
な構成で多数の微調整データをメモリに設定することが
でき、また任意のメモリ内データを読出すことができ、
データ確認も容易になるという効果がある。
【図１】本発明の実施例の回路図である。
１ アドレス用カウンタ
４，１２ 表示用ＬＥＤ
５ アドレスバッファ
９ メモリ
１１ データバッファ
１３ データ用カウンタ
Claims (1)
- 【請求項１】 外部指令に応じてアップダウン計数自
在なアドレス発生用カウンタと、外部指令に応じてアッ
プダウン計数自在なデータ発生用カウンタと、データを
格納するメモリと、書込み指令に応答して、前記メモリ
の所定アドレス部分に前記データ発生用カウンタからの
データを書込む手段と、読出し指令に応答して、前記ア
ドレス発生用カウンタからのアドレスをリードアドレス
として前記メモリからデータを読出す手段とを含むこと
を特徴とするデータ設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41643190A JPH04229285A (ja) | 1990-12-27 | 1990-12-27 | データ設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41643190A JPH04229285A (ja) | 1990-12-27 | 1990-12-27 | データ設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04229285A true JPH04229285A (ja) | 1992-08-18 |
Family
ID=18524654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41643190A Pending JPH04229285A (ja) | 1990-12-27 | 1990-12-27 | データ設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04229285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0596628B1 (en) * | 1992-11-06 | 2000-03-15 | Sony Corporation | Winding wire around deflection yokes |
-
1990
- 1990-12-27 JP JP41643190A patent/JPH04229285A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0596628B1 (en) * | 1992-11-06 | 2000-03-15 | Sony Corporation | Winding wire around deflection yokes |
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