JPH04230035A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04230035A JPH04230035A JP41675690A JP41675690A JPH04230035A JP H04230035 A JPH04230035 A JP H04230035A JP 41675690 A JP41675690 A JP 41675690A JP 41675690 A JP41675690 A JP 41675690A JP H04230035 A JPH04230035 A JP H04230035A
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- JP
- Japan
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- insulating film
- alloy
- wiring
- alloy wiring
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Formation Of Insulating Films (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、更に詳しくはアルミニウム合金を配線として用
いる高信頼アルミニウム配線技術に関するものである。
に関し、更に詳しくはアルミニウム合金を配線として用
いる高信頼アルミニウム配線技術に関するものである。
【０００２】
【従来の技術】従来、半導体基板上へのアルミニウム（
Ａｌ）合金配線の形成は、基板上に下地絶縁膜を形成し
、スパッタリング法またはＣＶＤ法によりＡｌ合金層を
堆積し、これをパターニングしてＡｌ合金配線を形成し
、さらにＣＶＤ法により絶縁膜を被覆し、最後に熱処理
を行っていた。
Ａｌ）合金配線の形成は、基板上に下地絶縁膜を形成し
、スパッタリング法またはＣＶＤ法によりＡｌ合金層を
堆積し、これをパターニングしてＡｌ合金配線を形成し
、さらにＣＶＤ法により絶縁膜を被覆し、最後に熱処理
を行っていた。
【０００３】
【発明が解決しようとする課題】ところが、得られるＡ
ｌ合金配線を形成した半導体基板は、時にＡｌ合金配線
の断線や被覆層の欠陥が認められた。
ｌ合金配線を形成した半導体基板は、時にＡｌ合金配線
の断線や被覆層の欠陥が認められた。
【０００４】従って、これらの欠点のない高信頼性を有
するＡｌ合金配線形成法の確立が望まれていた。
するＡｌ合金配線形成法の確立が望まれていた。
【０００５】
【課題を解決するための手段及び作用】この発明の発明
者は、最後の熱処理時がトランジスタ特性などの安定化
するために必須であるが、その温度がＣＶＤ法による絶
縁膜の形成時の温度より高く、Ａｌ合金と絶縁膜との熱
膨張率の違いから引張り応力が発生し、これがＡｌ合金
配線の断線の原因となるのではないかと考えるに至った
。そこで、さらに種々検討し、この発明を完成した。
者は、最後の熱処理時がトランジスタ特性などの安定化
するために必須であるが、その温度がＣＶＤ法による絶
縁膜の形成時の温度より高く、Ａｌ合金と絶縁膜との熱
膨張率の違いから引張り応力が発生し、これがＡｌ合金
配線の断線の原因となるのではないかと考えるに至った
。そこで、さらに種々検討し、この発明を完成した。
【０００６】この発明によれば、半導体基板上に、下地
絶縁膜を介してアルミニウム合金膜を積層し、これをパ
ターニングしてアルミニウム合金配線を形成し、予めそ
のアルミニウム合金配線を含む下地絶縁膜に熱処理を付
し、しかる後ＣＶＤ法で絶縁膜を積層してアルミニウム
合金配線を覆うことよりなる半導体装置の製造方法が提
供される。
絶縁膜を介してアルミニウム合金膜を積層し、これをパ
ターニングしてアルミニウム合金配線を形成し、予めそ
のアルミニウム合金配線を含む下地絶縁膜に熱処理を付
し、しかる後ＣＶＤ法で絶縁膜を積層してアルミニウム
合金配線を覆うことよりなる半導体装置の製造方法が提
供される。
【０００７】この発明の方法は、Ａｌ合金配線をＣＶＤ
法により絶縁膜で覆う前に、半導体基板を熱処理に付す
ことを特徴としている。この熱処理は、ＣＶＤ法による
絶縁膜の形成に用いられる温度（約３００〜４００℃）
と同程度またはそれ以上（約４００〜４５０℃）である
のが望ましい。好ましい熱処理温度は約４２０〜４４０
℃である。熱処理時間は、温度、Ａｌ合金の種類などに
よって変化するが、通常１時間以内、例えば約３０分で
ある。この熱処理は、炉中で窒素ガスと水素ガスの雰囲
気下で行うのが好ましい。この発明の半導体基板として
は、通常Ｓｉ基板が用いられる。半導体基板には、通常
ゲート電極、ソース・ドレインからなる半導体素子や、
ゲート電極、ソース・ドレインに通ずるコンタクトホー
ルを有する下地絶縁膜が形成され、この発明の方法に用
いられる。下地絶縁膜としては、Ｓｉ基板に対しＣＶＤ
法で形成される。ＳｉＯ２膜を用いのが普通である。そ
の膜厚は、例えば１．０μｍである。
法により絶縁膜で覆う前に、半導体基板を熱処理に付す
ことを特徴としている。この熱処理は、ＣＶＤ法による
絶縁膜の形成に用いられる温度（約３００〜４００℃）
と同程度またはそれ以上（約４００〜４５０℃）である
のが望ましい。好ましい熱処理温度は約４２０〜４４０
℃である。熱処理時間は、温度、Ａｌ合金の種類などに
よって変化するが、通常１時間以内、例えば約３０分で
ある。この熱処理は、炉中で窒素ガスと水素ガスの雰囲
気下で行うのが好ましい。この発明の半導体基板として
は、通常Ｓｉ基板が用いられる。半導体基板には、通常
ゲート電極、ソース・ドレインからなる半導体素子や、
ゲート電極、ソース・ドレインに通ずるコンタクトホー
ルを有する下地絶縁膜が形成され、この発明の方法に用
いられる。下地絶縁膜としては、Ｓｉ基板に対しＣＶＤ
法で形成される。ＳｉＯ２膜を用いのが普通である。そ
の膜厚は、例えば１．０μｍである。
【０００８】この発明によれば、Ａｌ合金膜が上記の下
地絶縁膜上に積層される。Ａｌ合金としては、例えば約
１重量％のＳｉと０．５重量％のＣｕを含有するＡｌが
挙げられる。しかし、Ａｌ合金の組成は、これに特に限
定されるものではない。Ａｌ合金膜の積層は、ＤＣマグ
ネトロン・スパッタリング法、ＣＶＤ法などで行うこと
ができる。膜の厚みは、通常約１μｍである。次に、こ
のＡｌ合金膜上に所望の配線パターンを有するフォトレ
ジスト膜（例えばポリカーボネート樹脂（ＰＣ）やアク
リル樹脂（ＰＭＭＡ））を積層し、露光し、レジスト膜
をエッチングで除去し、必要に応じ有機溶剤で洗浄して
Ａｌ合金配線が形成される。かくして、Ａｌ合金配線が
形成された半導体基板は、上記の熱処理に付される。最
後に半導体基板のＡｌ合金配線上に、通常のＣＶＤ法で
絶縁膜［例えばＳｉＯ２膜、ＰＳＧ（ＰをドープしたＳ
ｉＯ２）膜］が形成される。この絶縁膜の厚みは、通常
３０００〜９０００Åで、その際のＣＶＤ法の温度は、
通常約３００〜４００℃である。かくして形成された半
導体基板は、常法に従ってパット部を開口するのに必要
な工程に付される。
地絶縁膜上に積層される。Ａｌ合金としては、例えば約
１重量％のＳｉと０．５重量％のＣｕを含有するＡｌが
挙げられる。しかし、Ａｌ合金の組成は、これに特に限
定されるものではない。Ａｌ合金膜の積層は、ＤＣマグ
ネトロン・スパッタリング法、ＣＶＤ法などで行うこと
ができる。膜の厚みは、通常約１μｍである。次に、こ
のＡｌ合金膜上に所望の配線パターンを有するフォトレ
ジスト膜（例えばポリカーボネート樹脂（ＰＣ）やアク
リル樹脂（ＰＭＭＡ））を積層し、露光し、レジスト膜
をエッチングで除去し、必要に応じ有機溶剤で洗浄して
Ａｌ合金配線が形成される。かくして、Ａｌ合金配線が
形成された半導体基板は、上記の熱処理に付される。最
後に半導体基板のＡｌ合金配線上に、通常のＣＶＤ法で
絶縁膜［例えばＳｉＯ２膜、ＰＳＧ（ＰをドープしたＳ
ｉＯ２）膜］が形成される。この絶縁膜の厚みは、通常
３０００〜９０００Åで、その際のＣＶＤ法の温度は、
通常約３００〜４００℃である。かくして形成された半
導体基板は、常法に従ってパット部を開口するのに必要
な工程に付される。
【０００９】
【実施例】まず、図１に示すように、ゲート、ソース・
ドレインが形成されたＳｉ基板上にソース・ドレインに
通ずるコンタクトホールを有する下地ＳｉＯ２膜５を形
成し、その上にＡｌ合金層、例えば、Ｓｉを１重量％含
み、Ｃｕを０．５重量％含むＡｌ層をＤＣマグネトロン
スパッタリング法で約１μｍ厚積層した後ホトレジスト
パターン６をマスクにして通常のホトプロセスとＲＩＥ
によりＡｌ層を除去し、Ａｌ合金配線７を形成する。
ドレインが形成されたＳｉ基板上にソース・ドレインに
通ずるコンタクトホールを有する下地ＳｉＯ２膜５を形
成し、その上にＡｌ合金層、例えば、Ｓｉを１重量％含
み、Ｃｕを０．５重量％含むＡｌ層をＤＣマグネトロン
スパッタリング法で約１μｍ厚積層した後ホトレジスト
パターン６をマスクにして通常のホトプロセスとＲＩＥ
によりＡｌ層を除去し、Ａｌ合金配線７を形成する。
【００１０】レジストパターン６を除去した後公知の有
機液を用いてパターン除去部分を洗浄し、続いてトラン
ジスタ特性の安定化等を図る目的で、アニールを行う〔
図２参照〕。この際、アニールは、４２０°Ｃ、３０分
のＮ２ガス及びＨ２ガス雰囲気中で、通常炉で行われる
。
機液を用いてパターン除去部分を洗浄し、続いてトラン
ジスタ特性の安定化等を図る目的で、アニールを行う〔
図２参照〕。この際、アニールは、４２０°Ｃ、３０分
のＮ２ガス及びＨ２ガス雰囲気中で、通常炉で行われる
。
【００１１】次に図３に示すように、ＣＶＤ法を用いて
３５０°Ｃの積層温度でＳｉＯ２膜４を約４０００Åの
厚さに形成する。しかる後、パット部用の開口（図示せ
ず）をホトプロセスとエッチング工程を通して開口し、
素子が作成される。
３５０°Ｃの積層温度でＳｉＯ２膜４を約４０００Åの
厚さに形成する。しかる後、パット部用の開口（図示せ
ず）をホトプロセスとエッチング工程を通して開口し、
素子が作成される。
【００１２】このように本実施例では、Ａｌ合金層をパ
ータン形成した後にアニールを行い、Ａｌ合金内の結晶
成長を促進させ内部応力を緩和したのちＣＶＤ−ＳｉＯ
２膜をテポすることでテポ時のＡｌ合金配線にかかる熱
応力を低減できる。従ってＡｌ合金配線の断線を従来よ
り減少できる。
ータン形成した後にアニールを行い、Ａｌ合金内の結晶
成長を促進させ内部応力を緩和したのちＣＶＤ−ＳｉＯ
２膜をテポすることでテポ時のＡｌ合金配線にかかる熱
応力を低減できる。従ってＡｌ合金配線の断線を従来よ
り減少できる。
【００１３】
【発明の効果】この発明の方法によれば、Ａｌ合金を配
線として用いる半導体装置を形成するに際し、Ａｌ合金
配線を形成した後、熱処理を予め行っており、その処理
でＡｌ合金の結晶成長が助成されて、内部応力の付加が
緩和するため、Ａｌ合金配線を覆う絶縁膜の積層時にＡ
ｌ配線に作用する熱応力を低減でき、Ａｌ合金配線の断
線が防止され、一方Ａｌ合金配線を覆う絶縁膜は、その
形成時の温度以上に加熱されないため膜のクラックが防
止できる。
線として用いる半導体装置を形成するに際し、Ａｌ合金
配線を形成した後、熱処理を予め行っており、その処理
でＡｌ合金の結晶成長が助成されて、内部応力の付加が
緩和するため、Ａｌ合金配線を覆う絶縁膜の積層時にＡ
ｌ配線に作用する熱応力を低減でき、Ａｌ合金配線の断
線が防止され、一方Ａｌ合金配線を覆う絶縁膜は、その
形成時の温度以上に加熱されないため膜のクラックが防
止できる。
【図１】図１はこの発明の一実施例における第１ステッ
プを説明するための製造工程説明図である。
プを説明するための製造工程説明図である。
【図２】図２は上記実施例における第２ステップを説明
するための製造工程説明図である。
するための製造工程説明図である。
【図３】図３は上記実施例における第３ステップを説明
するための製造工程説明図である。
するための製造工程説明図である。
４ ＣＶＤＳｉＯ２膜（絶縁膜）
５ 下地ＳｉＯ２膜（下地絶縁膜）
６ レジストパターン
７ Ａｌ合金配線
Claims (2)
- 【請求項１】 半導体基板上に、下地絶縁膜を介して
アルミニウム合金膜を積層し、これをパターニングして
アルミニウム合金配線を形成し、予めそのアルミニウム
合金配線を含む下地絶縁膜に熱処理を付し、しかる後Ｃ
ＶＤ法で絶縁膜を積層してアルミニウム合金配線を覆う
ことよりなる半導体装置の製造方法。 - 【請求項２】 アルミニウム配線に施される熱処理温
度は、その後に行われるＣＶＤ絶縁膜積層のための積層
温度より等しいかそれより高い温度に設定されてなる請
求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41675690A JPH04230035A (ja) | 1990-12-27 | 1990-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41675690A JPH04230035A (ja) | 1990-12-27 | 1990-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04230035A true JPH04230035A (ja) | 1992-08-19 |
Family
ID=18524952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41675690A Pending JPH04230035A (ja) | 1990-12-27 | 1990-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04230035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510464B1 (ko) * | 1998-04-30 | 2005-10-24 | 삼성전자주식회사 | 고밀도 플라즈마 산화막의 증착방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150341A (ja) * | 1987-12-07 | 1989-06-13 | Sharp Corp | 半導体装置の製造方法 |
| JPH03184343A (ja) * | 1989-12-13 | 1991-08-12 | Sony Corp | 半導体装置の製造方法 |
-
1990
- 1990-12-27 JP JP41675690A patent/JPH04230035A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150341A (ja) * | 1987-12-07 | 1989-06-13 | Sharp Corp | 半導体装置の製造方法 |
| JPH03184343A (ja) * | 1989-12-13 | 1991-08-12 | Sony Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510464B1 (ko) * | 1998-04-30 | 2005-10-24 | 삼성전자주식회사 | 고밀도 플라즈마 산화막의 증착방법 |
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