JPH0246463A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0246463A JPH0246463A JP63196790A JP19679088A JPH0246463A JP H0246463 A JPH0246463 A JP H0246463A JP 63196790 A JP63196790 A JP 63196790A JP 19679088 A JP19679088 A JP 19679088A JP H0246463 A JPH0246463 A JP H0246463A
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- Japan
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- resist
- pattern
- intermediate layer
- substrate
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- Pending
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- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り、特に三層レジストを用い
る半導体装置の製造方法に関し。
る半導体装置の製造方法に関し。
三層レジストを用いて金属膜のリフトオフが可能で且つ
欠陥の少ないパターンを形成する半導体装置の製造方法
の提供を目的とし 基板上に下層レジスト層を形成する工程と、該下層レジ
スト層上に絶縁膜を低温で被着して中間層を形成する工
程と、該下層レジスト層をシリル化するシリコンを含む
反応性雰囲気または反応性溶液に、該下層レジスト層の
形成された基板を触れさせる工程と、該中間層の形成さ
れた基板上に上層レジスト層を形成する工程と、該上層
レジスト層をパターニングして上層レジストパターンを
形成する工程と、該上層レジストパターンをマスクに該
中間層をエツチングして中間層パターンを形成する工程
と、該中間層パターンをマスクにして該下層レジスト層
を酸素プラズマでエツチングしてパターニングする工程
とを含む半導体装置の製造方法により構成する。
欠陥の少ないパターンを形成する半導体装置の製造方法
の提供を目的とし 基板上に下層レジスト層を形成する工程と、該下層レジ
スト層上に絶縁膜を低温で被着して中間層を形成する工
程と、該下層レジスト層をシリル化するシリコンを含む
反応性雰囲気または反応性溶液に、該下層レジスト層の
形成された基板を触れさせる工程と、該中間層の形成さ
れた基板上に上層レジスト層を形成する工程と、該上層
レジスト層をパターニングして上層レジストパターンを
形成する工程と、該上層レジストパターンをマスクに該
中間層をエツチングして中間層パターンを形成する工程
と、該中間層パターンをマスクにして該下層レジスト層
を酸素プラズマでエツチングしてパターニングする工程
とを含む半導体装置の製造方法により構成する。
本発明は半導体装置の製造方法に係り、特に三層レジス
トを用いる半導体装置の製造方法に関する。
トを用いる半導体装置の製造方法に関する。
化合物半導体を用いた電界効果型トランジスタ（ＦＥＴ
）の製造には、単層レジストを用いたリフトオフ法がよ
く使用されるが、？ｊｆＩ細な線や段差のある微細パタ
ーン形成のためには単層レジストではなく多層レジスト
を用いることが望ましい場合がある。
）の製造には、単層レジストを用いたリフトオフ法がよ
く使用されるが、？ｊｆＩ細な線や段差のある微細パタ
ーン形成のためには単層レジストではなく多層レジスト
を用いることが望ましい場合がある。
このため、多層レジストを用いて欠陥の少ないパターン
を形成し且つ金属膜のリフトオフが可能な半導体装置の
製造方法を開発する必要がある。
を形成し且つ金属膜のリフトオフが可能な半導体装置の
製造方法を開発する必要がある。
従来、下層レジスト層と感光性の上層レジストの間にＳ
ＯＧ （Ｓｐｉｎ ｏｎ ｇｌａｓｓ ）膜の中間層
を挟んだ三層レジストが使用されている。この三層レジ
ストにおいては下層レジスト層を不透明にして光の吸収
をよくするため１通常、基板上に下層レジスト層を形成
した後、２００℃、１時間程度のヘーキング処理を行う
。しかし、かかる処理の後では該レジスト層をアセトン
等の溶剤を用いて該基板から剥離することが容易でない
ため、リフトオフに適さない。
ＯＧ （Ｓｐｉｎ ｏｎ ｇｌａｓｓ ）膜の中間層
を挟んだ三層レジストが使用されている。この三層レジ
ストにおいては下層レジスト層を不透明にして光の吸収
をよくするため１通常、基板上に下層レジスト層を形成
した後、２００℃、１時間程度のヘーキング処理を行う
。しかし、かかる処理の後では該レジスト層をアセトン
等の溶剤を用いて該基板から剥離することが容易でない
ため、リフトオフに適さない。
三層レジスト法によりリフトオフを行うためには下層レ
ジスト層のベーキングを１１０℃以下に抑える必要があ
り、中間層の形成も１１０℃以下で行う必要がある。中
間層の絶縁膜形成には蒸着法。
ジスト層のベーキングを１１０℃以下に抑える必要があ
り、中間層の形成も１１０℃以下で行う必要がある。中
間層の絶縁膜形成には蒸着法。
スパッタ法、プラズマＣＶＤ法等が用いられるが。
１１０℃以下という低温で形成した膜は一般に膜質が悪
くピンホールが多いため、レジストを酸素プラズマを用
いた反応性イオンエツチング（ＲＩ Ｅ）により除去す
る時、該ピンホール部にパターン欠陥を引き起こすとい
う問題があった。
くピンホールが多いため、レジストを酸素プラズマを用
いた反応性イオンエツチング（ＲＩ Ｅ）により除去す
る時、該ピンホール部にパターン欠陥を引き起こすとい
う問題があった。
従って、従来の三層レジストを用いた半導体装置の製造
方法では、リフトオフと欠陥の少ないパターンの形成と
両機能を同時に満たすことができなかった。
方法では、リフトオフと欠陥の少ないパターンの形成と
両機能を同時に満たすことができなかった。
本発明は、上層レジスト層を形成する前に少なくとも中
間層のピンホール下の下層レジスト層をシリル化して耐
酸素プラズマ性を持たせた三層レジストを形成し、この
三層レジストを用いて反応性イオンエツチング時のパタ
ーン欠陥の発生をなりシ、金属膜のリフトオフが可能で
且つ欠陥の少ないパターンを形成する半導体装置の製造
方法を堤供することを目的とする。
間層のピンホール下の下層レジスト層をシリル化して耐
酸素プラズマ性を持たせた三層レジストを形成し、この
三層レジストを用いて反応性イオンエツチング時のパタ
ーン欠陥の発生をなりシ、金属膜のリフトオフが可能で
且つ欠陥の少ないパターンを形成する半導体装置の製造
方法を堤供することを目的とする。
上記課題は、基板１上に下層レジスト層２を形成する工
程と、該下層レジスト層２上に絶縁膜を低温で被着して
中間層３を形成する工程と、該下層レジスト層２をシリ
ル化するシリコンを含む反応性雰囲気または反応性溶液
に、該下層レジスト層２の形成された基板１を触れさせ
る工程と、該中間層３の形成された基板１上に上層レジ
スト層４を形成する工程と、該上層レジスト層４をパタ
ーニングして上層レジストパターン４１を形成する工程
と、該上層レジストパターン４１をマスクに該中間層３
をエツチングして中間層パターン３２を形成する工程と
、該中間層パターン３２をマスクにして該下層レジスト
層２を酸素プラズマでエツチングしてパターニングする
工程とを含む半導体装置の製造方法によって解決される
。
程と、該下層レジスト層２上に絶縁膜を低温で被着して
中間層３を形成する工程と、該下層レジスト層２をシリ
ル化するシリコンを含む反応性雰囲気または反応性溶液
に、該下層レジスト層２の形成された基板１を触れさせ
る工程と、該中間層３の形成された基板１上に上層レジ
スト層４を形成する工程と、該上層レジスト層４をパタ
ーニングして上層レジストパターン４１を形成する工程
と、該上層レジストパターン４１をマスクに該中間層３
をエツチングして中間層パターン３２を形成する工程と
、該中間層パターン３２をマスクにして該下層レジスト
層２を酸素プラズマでエツチングしてパターニングする
工程とを含む半導体装置の製造方法によって解決される
。
本発明では下層レジスト層の少なくとも一部の領域をシ
リル化することと、該下層レジスト層の上に１１０℃以
下の低温で絶縁膜からなる中間層３を形成することの有
機的結合により、リフトオフが可能でしかも欠陥の少な
いパターン形成が可能な三層レジストを実現している。
リル化することと、該下層レジスト層の上に１１０℃以
下の低温で絶縁膜からなる中間層３を形成することの有
機的結合により、リフトオフが可能でしかも欠陥の少な
いパターン形成が可能な三層レジストを実現している。
各プロセスを１１０℃以下の低温で行うことにより該下
層レジスト層の基板からの剥離を容易ならしめ、該中間
層を低温で形成したことによる膜質の劣化、特にピンホ
ールの発生に対しては少なくとも該ピンホールの下の下
層レジスト層をシリル化することにより、パターン形成
時の欠陥の発生を抑制している。
層レジスト層の基板からの剥離を容易ならしめ、該中間
層を低温で形成したことによる膜質の劣化、特にピンホ
ールの発生に対しては少なくとも該ピンホールの下の下
層レジスト層をシリル化することにより、パターン形成
時の欠陥の発生を抑制している。
以下添付図を参照しながら本発明の実施例について説明
する。
する。
第１図は実施例■で、第１図（ａ）乃至（ｈ）は三層レ
ジストを形成し、その三層レジストを用いてリフトオフ
を行うプロセスを説明する図である。
ジストを形成し、その三層レジストを用いてリフトオフ
を行うプロセスを説明する図である。
第１図（ａ）参照
基板１上にノボラック系、またはフェノール系レジスト
を１．５乃至２μｍの厚さに塗布し下層レジスト層２を
形成した後、９０乃至１１０℃でベーキングする。この
温度は該下層レジスト層を基板からリフトオフすること
を可能ならしめる温度である。
を１．５乃至２μｍの厚さに塗布し下層レジスト層２を
形成した後、９０乃至１１０℃でベーキングする。この
温度は該下層レジスト層を基板からリフトオフすること
を可能ならしめる温度である。
該下層レジスト層の上に、絶縁膜の中間層３として、厚
さ２０００人の酸化シリコン層を１１０℃以下の温度で
、真空蒸着法により形成する。この中間層にはピンホー
ル３１が存在する。ピンホール密度は蒸着条件によって
異なるが、１０乃至１００個／ｃＩｍ２程度である。
さ２０００人の酸化シリコン層を１１０℃以下の温度で
、真空蒸着法により形成する。この中間層にはピンホー
ル３１が存在する。ピンホール密度は蒸着条件によって
異なるが、１０乃至１００個／ｃＩｍ２程度である。
第１図（ｂ）参照
ピンホールを通して該ピンホール下の下層レジストにシ
リコンを含む反応性雰囲気または反応性溶液を触れさせ
てシリコンを化合させ（シリル化）、シリル化レジスト
２１を形成する。シリル化の方法としては９例えば基板
を約１００℃に加熱しヘキサメチルジシラザン雰囲気中
で全面にＵＶ光を照射するか或いは基板を８０℃程度に
加熱しアルキルクロロシラン雰囲気中または溶液中で全
面にＵＶ光を照射する。
リコンを含む反応性雰囲気または反応性溶液を触れさせ
てシリコンを化合させ（シリル化）、シリル化レジスト
２１を形成する。シリル化の方法としては９例えば基板
を約１００℃に加熱しヘキサメチルジシラザン雰囲気中
で全面にＵＶ光を照射するか或いは基板を８０℃程度に
加熱しアルキルクロロシラン雰囲気中または溶液中で全
面にＵＶ光を照射する。
第１図（Ｃ）参照
全面に感光性のレジストを０．５乃至０．８ μｍの厚
さに塗布し、上層レジスト層４を形成する。
さに塗布し、上層レジスト層４を形成する。
かくしてリフトオフ可能で、実質的にピンホールのない
三層レジストが実現する。
三層レジストが実現する。
上層レジスト層４と下層レジスト層２は中間層３とシリ
ル化レジスト２１により隔てられる。
ル化レジスト２１により隔てられる。
第１図（ｄ）参照。
基板１上に金属膜を形成する予定の位置の上層レジスト
層４を露光、現像によりパターニングして、開孔５を持
つ上層レジストパターン４１を形成する。
層４を露光、現像によりパターニングして、開孔５を持
つ上層レジストパターン４１を形成する。
第１図（ｅ）参照。
該開孔から、ぶつ化カーボンと酸素の混合ガス（ＣＦ４
＋０２）を用いた反応イオンエツチング（ＲＩ Ｅ）に
より中間層３をエツチングして除去し、中間層パターン
３２を形成する。該開孔の中間層にピンホールが存在し
そのピンボールの下にシリル化レジストが存在する場合
を考慮して、さらに引き続いてエツチングを進め該シリ
ル化レジストを除去する。
＋０２）を用いた反応イオンエツチング（ＲＩ Ｅ）に
より中間層３をエツチングして除去し、中間層パターン
３２を形成する。該開孔の中間層にピンホールが存在し
そのピンボールの下にシリル化レジストが存在する場合
を考慮して、さらに引き続いてエツチングを進め該シリ
ル化レジストを除去する。
第１図（ｆ）参照。
エツチングガスを酸素（０２）のみとし、中間層パター
ン３２をマスクにして下層レジスト層２をエツチングし
、基板１を表出する。エツチングの途中で上層レジスト
パターン４１は全部除去されてしまうが、中間層及びピ
ンホールの下のシリル化レジストのところでエツチング
は停止し、それ以上進まない。それゆえ、ピンホールの
下に欠陥が生じることはない。
ン３２をマスクにして下層レジスト層２をエツチングし
、基板１を表出する。エツチングの途中で上層レジスト
パターン４１は全部除去されてしまうが、中間層及びピ
ンホールの下のシリル化レジストのところでエツチング
は停止し、それ以上進まない。それゆえ、ピンホールの
下に欠陥が生じることはない。
第１図（ｇ）参照。
全面に金属を蒸着して金属膜６を形成する。金属粒子は
基板面にほぼ垂直に飛来するので、基板１上の金属膜と
中間層パターン３２上の金属膜は離れて形成される。
基板面にほぼ垂直に飛来するので、基板１上の金属膜と
中間層パターン３２上の金属膜は離れて形成される。
第１図（ｈ）参照。
アセトンに浸すと下層レジスト層２は中間層パターン３
２と金属膜６を乗せたまま基板１から剥離し、基板１上
にのみ金属膜６が残る。
２と金属膜６を乗せたまま基板１から剥離し、基板１上
にのみ金属膜６が残る。
第２図は実施例■で、第２図（ａ）乃至（ｈ）は実施例
Ｉとは異なる三層レジストを用いてリフトオフを行うプ
ロセスを説明する図である。
Ｉとは異なる三層レジストを用いてリフトオフを行うプ
ロセスを説明する図である。
第２図（ａ）参照
基板１上にノボラック系、またはフェノール系レジスト
を１．５乃至２μｍの厚さに塗布し下層レジスト層２を
形成した後、該下層レジスト層の表面にシリコンを含む
反応性雰囲気または反応性溶液を触れさせてシリコンを
化合させ（シリル化）シリル化レジスト膜２２を形成す
る。シリル化の方法としては１例えば基板を約１００℃
に加熱しヘキサメチルジシラザン雰囲気中で全面にＵＶ
光を照射するか或いは基板を８０℃程度に加熱しアルキ
ルクロロシラン雰囲気中または溶液中で全面にＵＶ光を
照射する。
を１．５乃至２μｍの厚さに塗布し下層レジスト層２を
形成した後、該下層レジスト層の表面にシリコンを含む
反応性雰囲気または反応性溶液を触れさせてシリコンを
化合させ（シリル化）シリル化レジスト膜２２を形成す
る。シリル化の方法としては１例えば基板を約１００℃
に加熱しヘキサメチルジシラザン雰囲気中で全面にＵＶ
光を照射するか或いは基板を８０℃程度に加熱しアルキ
ルクロロシラン雰囲気中または溶液中で全面にＵＶ光を
照射する。
第２図（ｂ）参照
全面に絶縁膜の中間層３として、厚さ２０００人の酸化
シリコン層を真空蒸着法により形成する。基板温度は１
１０℃以下とする。この中間層にはピンホール３１が存
在する。しかし、該ピンホールの下に既にシリル化レジ
スト膜２２が形成されているので、該ピンホールが下層
レジスト層２と通じることはない。
シリコン層を真空蒸着法により形成する。基板温度は１
１０℃以下とする。この中間層にはピンホール３１が存
在する。しかし、該ピンホールの下に既にシリル化レジ
スト膜２２が形成されているので、該ピンホールが下層
レジスト層２と通じることはない。
第２図（Ｃ）参照
全面に感光性のレジストを０．５乃至０．８ μｍの厚
さに塗布し、上層レジスト層４を形成する。
さに塗布し、上層レジスト層４を形成する。
上層レジスト層４と下層レジスト層２は中間層３とシリ
ル化レジスト膜２２により隔てられている。
ル化レジスト膜２２により隔てられている。
第２図（ｄ）参照。
基板１上に金属膜を形成する予定の位置の上層レジスト
層４をパターニングして、開孔５を有する上層レジスト
パターン４１を形成する。
層４をパターニングして、開孔５を有する上層レジスト
パターン４１を形成する。
第２図（ｅ）参照。
該開孔から、ぶつ化カーボンと酸素の混合ガス（ＣＦ４
＋Ｏ□）を用いた反応イオンエツチング（ＲＩ Ｂ）に
より中間層３及びその下のシリル化レジスト膜２２をエ
ツチングして除去し、中間層パターン３２を形成する。
＋Ｏ□）を用いた反応イオンエツチング（ＲＩ Ｂ）に
より中間層３及びその下のシリル化レジスト膜２２をエ
ツチングして除去し、中間層パターン３２を形成する。
第２図（ｆ）乃至（ｈ）の工程は前述の第１図（ｆ）乃
至（ｈ）の工程と同様であるので説明を省略する。
至（ｈ）の工程と同様であるので説明を省略する。
両実施例とも基板１上にリフトオフにより欠陥の少ない
金属膜が形成され、しかもそれ以外の基板表面に金属膜
は全く残らない。
金属膜が形成され、しかもそれ以外の基板表面に金属膜
は全く残らない。
以上説明した様に９本発明によれば、三層レジストを用
いて金属膜のリフトオフが可能で且つ欠陥の少ないパタ
ーンを形成可能な半導体装置の製造方法を提供すること
ができる。かがる製造方法は半導体ＩＣの微細パターン
形成の歩留り向上に効果がある。
いて金属膜のリフトオフが可能で且つ欠陥の少ないパタ
ーンを形成可能な半導体装置の製造方法を提供すること
ができる。かがる製造方法は半導体ＩＣの微細パターン
形成の歩留り向上に効果がある。
３２は中間層パターン
４は上層レジスト層。
４１は上層レジストパターン
５は開孔。
６は金属膜
第１図は実施例Ｉ。
第２図は実施例■
である。図において。
１は基板。
２は下層レジスト層。
２１はシリル化レジスト。
２２はシリル化レジスト膜
３は中間層。
３１はピンホール。
〕
Claims (1)
- 【特許請求の範囲】 基板（１）上に下層レジスト層（２）を形成する工程と
、 該下層レジスト層（２）上に絶縁膜を低温で被着して中
間層（３）を形成する工程と、 該下層レジスト層（２）をシリル化するシリコンを含む
反応性雰囲気または反応性溶液に、該下層レジスト層（
２）の形成された基板（１）を触れさせる工程と、 該中間層（３）の形成された基板（１）上に上層レジス
ト層（４）を形成する工程と、 該上層レジスト層（４）をパターニングして上層レジス
トパターン（４１）を形成する工程と、該上層レジスト
パターン（４１）をマスクに該中間層（３）をエッチン
グして中間層パターン（３２）を形成する工程と、 該中間層パターン（３２）をマスクにして該下層レジス
ト層（２）を酸素プラズマでエッチングしてパターニン
グする工程 とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196790A JPH0246463A (ja) | 1988-08-06 | 1988-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196790A JPH0246463A (ja) | 1988-08-06 | 1988-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246463A true JPH0246463A (ja) | 1990-02-15 |
Family
ID=16363689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196790A Pending JPH0246463A (ja) | 1988-08-06 | 1988-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246463A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316168B1 (en) * | 1999-04-12 | 2001-11-13 | Siemens Aktiengesellschaft | Top layer imaging lithography for semiconductor processing |
| KR20210034005A (ko) | 2018-07-20 | 2021-03-29 | 다이와 세칸 가부시키가이샤 | 캔 뚜껑 |
-
1988
- 1988-08-06 JP JP63196790A patent/JPH0246463A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316168B1 (en) * | 1999-04-12 | 2001-11-13 | Siemens Aktiengesellschaft | Top layer imaging lithography for semiconductor processing |
| KR20210034005A (ko) | 2018-07-20 | 2021-03-29 | 다이와 세칸 가부시키가이샤 | 캔 뚜껑 |
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