JPH01150341A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01150341A JPH01150341A JP62310241A JP31024187A JPH01150341A JP H01150341 A JPH01150341 A JP H01150341A JP 62310241 A JP62310241 A JP 62310241A JP 31024187 A JP31024187 A JP 31024187A JP H01150341 A JPH01150341 A JP H01150341A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor substrate
- conductive material
- material layer
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野）
本発明は半導体装置の製造方法に関し、特にはＡ４膜、
或いはＡｌ合金膜等の導電材を川伝゛た半導体装置の製
造方法に関する。
或いはＡｌ合金膜等の導電材を川伝゛た半導体装置の製
造方法に関する。
〈従来の技術〉
一般に、半導体装置の配線材料としてＡｌ膜、或いはＡ
ｌ合金膜等の導電材が用いられ、該Ａｌ膜或いはＡｌ合
金膜は半導体基板上に室温下でスパッタリング法にて形
成される。このようにして形成されたＡｌ膜或いはＡｌ
合金膜上にホトリソグラフィ技術を用いて所望パターン
のホトレジスト層を形成し、該ホトレジスト層をマスク
としてリアクティブイオンエツチングを行なっテ、Ａｌ
膜或いはＡｌ合金膜をパターニングし、金属配線が形成
される。該金属配線形成後、通常半導体基板全面にプラ
ズマＣＶＤ法によりＳｉＮ或いはＳｉＯ２等の絶縁膜が
形成される。
ｌ合金膜等の導電材が用いられ、該Ａｌ膜或いはＡｌ合
金膜は半導体基板上に室温下でスパッタリング法にて形
成される。このようにして形成されたＡｌ膜或いはＡｌ
合金膜上にホトリソグラフィ技術を用いて所望パターン
のホトレジスト層を形成し、該ホトレジスト層をマスク
としてリアクティブイオンエツチングを行なっテ、Ａｌ
膜或いはＡｌ合金膜をパターニングし、金属配線が形成
される。該金属配線形成後、通常半導体基板全面にプラ
ズマＣＶＤ法によりＳｉＮ或いはＳｉＯ２等の絶縁膜が
形成される。
〈発明が解決しようとする問題点〉
上述の如く、Ａｌ膜或いは１１合金膜からなる金属配線
上にプラズマＣＶＤ法にょるＳｉＮやＳｉＯ２等の絶縁
膜を形成すると、該絶縁膜中の圧縮応力によ勺、金属配
線周縁に楔形のボイドが発生し、極端な場合断線に致る
。このようにポイドが発生した金属配線はエレクトロマ
イグレーション、或いはストレスマイグレーション耐性
に乏しく、半導体装置の信頼性を低下させるという問題
点がある。
上にプラズマＣＶＤ法にょるＳｉＮやＳｉＯ２等の絶縁
膜を形成すると、該絶縁膜中の圧縮応力によ勺、金属配
線周縁に楔形のボイドが発生し、極端な場合断線に致る
。このようにポイドが発生した金属配線はエレクトロマ
イグレーション、或いはストレスマイグレーション耐性
に乏しく、半導体装置の信頼性を低下させるという問題
点がある。
〈問題点を解決するための手段〉
本発明は上述する問題点を解決するためになされたもの
で、半導体基板上にＡｌ膜或いはＡ４合金膜等の導電材
層を形成する工程と、前記導電材層を所望形状にパター
ニングする工程と、前記半導体基板を熱処理する工程と
、導電材層がパターニングされた前記半導体基板上全面
に絶縁膜を形成する工程とを備えてなる半導体装置の製
造方法を提供するものである。
で、半導体基板上にＡｌ膜或いはＡ４合金膜等の導電材
層を形成する工程と、前記導電材層を所望形状にパター
ニングする工程と、前記半導体基板を熱処理する工程と
、導電材層がパターニングされた前記半導体基板上全面
に絶縁膜を形成する工程とを備えてなる半導体装置の製
造方法を提供するものである。
上記製造方法において、半導体基板を熱処理す工程の前
、導電材層パターニング工程の後、或いは半導体基板に
導電材層を形成する工程中のいずれかに実施される。
、導電材層パターニング工程の後、或いは半導体基板に
導電材層を形成する工程中のいずれかに実施される。
また、本発明はプラズマＣＶＤ法で形成され、である。
〈作 用〉
上述の如く、Ａ４膜或いはＡ４合金膜等の導電材層が形
成される半導体基板上に、圧縮応力をもつ絶縁膜を形成
する前に、半導体基板に熱処理を実施することにより、
導電材層内部の結晶欠陥が除去され、該導電材層からな
る金属配線周縁にボイドが発生することは概めて稀とな
る。
成される半導体基板上に、圧縮応力をもつ絶縁膜を形成
する前に、半導体基板に熱処理を実施することにより、
導電材層内部の結晶欠陥が除去され、該導電材層からな
る金属配線周縁にボイドが発生することは概めて稀とな
る。
〈実施例〉
次に本発明の２つの実施例を述べるが、本発明はこれに
限定されるものではない。
限定されるものではない。
ｌ）半導体基板を５５０℃に加熱した後、該半導体基板
上にＡｌｌ−Ｓｉ合金膜をスパッタリング法にて形成し
、前記Ａｌ−Ｓｉ合金膜を所望配線形状にパターニング
し、次いで前記半導体基板上にプラズマＣＶＤ法にてＳ
ｉＮ膜を１．８μｍ形成する。
上にＡｌｌ−Ｓｉ合金膜をスパッタリング法にて形成し
、前記Ａｌ−Ｓｉ合金膜を所望配線形状にパターニング
し、次いで前記半導体基板上にプラズマＣＶＤ法にてＳ
ｉＮ膜を１．８μｍ形成する。
２）半導体基板上にＡ、ｊ？−Ｓｉ合金膜を室温にてス
パッタリングした後、前記半導体基板を４４０℃下で１
時間アニールし、前記ＡＪ−５ｉ合金膜を所望配線形状
にパターニングし、次いで前記半導体基板上にプラズマ
ＣＶＤ法にてＳｉＮ膜を１．８μｍ形成する。
パッタリングした後、前記半導体基板を４４０℃下で１
時間アニールし、前記ＡＪ−５ｉ合金膜を所望配線形状
にパターニングし、次いで前記半導体基板上にプラズマ
ＣＶＤ法にてＳｉＮ膜を１．８μｍ形成する。
ここで第１図は上記第１の実施例による配線のボイド数
を示し、第２図は上記第２の実施例による配線のボイド
数を示し、第３図は従来例による配線のボイド数を示す
。第１図乃至第３図から明らかなように、本発明により
ボイドの数及び大きさが著しく減少していることがわか
る。。
を示し、第２図は上記第２の実施例による配線のボイド
数を示し、第３図は従来例による配線のボイド数を示す
。第１図乃至第３図から明らかなように、本発明により
ボイドの数及び大きさが著しく減少していることがわか
る。。
上記第１．或いは箸２の実施例でＡｌＳｉ合金膜をスパ
ッタリング法にて形成したが、本発明はこれに限定され
るものではなく、ＣＶＤ法等他の形成方法を用いてもよ
い。
ッタリング法にて形成したが、本発明はこれに限定され
るものではなく、ＣＶＤ法等他の形成方法を用いてもよ
い。
また、アニールにラピッド・サーマル・アニーラし、配
線のエレクトロマイグレーション或いはストレスマイグ
レーション耐性を向上できるため、半導体装置の信頼性
が向上する。
線のエレクトロマイグレーション或いはストレスマイグ
レーション耐性を向上できるため、半導体装置の信頼性
が向上する。
第１図は本発明の第１の実施例による配線の特性図、第
２図は本発明の第２の実施例による配線の特性図、第３
図は従来例による配線の特性図である。
２図は本発明の第２の実施例による配線の特性図、第３
図は従来例による配線の特性図である。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にＡｌ膜或いはＡｌ合金膜等の導電材
層を形成する工程と、 前記導電材層を所望形状にパターニングする工程と、 前記半導体基板を熱処理する工程と、 導電材層がパターニングされた前記半導体基板上全面に
絶縁膜を形成する工程とを備えてなることを特徴とする
半導体装置の製造方法。 ２、上記絶縁膜はプラズマＣＶＤ法で形成されるＳｉＮ
、或いはＳｉＯ＿２であることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310241A JPH01150341A (ja) | 1987-12-07 | 1987-12-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310241A JPH01150341A (ja) | 1987-12-07 | 1987-12-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01150341A true JPH01150341A (ja) | 1989-06-13 |
Family
ID=18002877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62310241A Pending JPH01150341A (ja) | 1987-12-07 | 1987-12-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01150341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04230035A (ja) * | 1990-12-27 | 1992-08-19 | Sharp Corp | 半導体装置の製造方法 |
-
1987
- 1987-12-07 JP JP62310241A patent/JPH01150341A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04230035A (ja) * | 1990-12-27 | 1992-08-19 | Sharp Corp | 半導体装置の製造方法 |
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