JPS62272332A - トレ−サ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 １丘１１ 本発明はトレーサ方式に関し、特に情報処理装置の内部
状態の脂層を記憶する１〜レ一サ方式に関する。

従来技術 従来、この種のトレーサ方式では、メモリとアドレス回
路と制御回路とから構成されたトレーサ回路が、情報処
理装置の内部状態を示すデータのメモリへの書込みをラ
イトアドレスを変えながら常時行っている。このメモリ
の全ワードにデータを書込むと、ライトアドレスを最初
のアドレスへ戻して一度書込んだワードに重ねて書込ん
でいる。

この動作は情報処理装置が障害を検出するまで続行され
る。障害を検出するとトレーサ回路は制御回路を介して
ライトアドレスの更新とメモリへの書込みとを停止し、
障害検出から遡ってメモリのワード数を最大として情報
処理装置の内部状態を示すデータをメモリ内に記憶する
。

このような従来のトレーサ方式では、メモリを１つしか
有していないので、変化する期間が異なるデータ、すな
わちマクロ命令アドレスとマイクロ命令アドレスとを同
じメモリに同時に入力している。一般的にこのマイクロ
命令アドレスがクロック毎に変化するのに対して、マク
ロ命令アドレスは数クロックから数十クロックの問変化
しないのが普通である。したがって、マクロ命令アドレ
スではメモリ上の複数ワードに同一アドレスが入力され
るので、メモリのマクロ命令アドレスを入力する部分が
有効に使われていないという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、メモリを効率よく使うことができるトレ
ーサ方式の提供を目的とする。

発明の構成 本発明によるトレーサ方式は、情報処理装置の内部状態
を示すデータを記憶するトレーナ方式であって、複数の
メモリを設け、前記情報処理装置からのマクロ命令アド
レスが同一アドレスで連続する時、前記マクロ命令アド
レスを前記メモリのうちの所定の同一アドレスへ記憶し
、かつ前記マクロ命令アドレスの変化を示す情報を前記
変化時のマイクロ命令アドレスとともに他の前記メモリ
へ記憶するようにしたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例のトレーサ回路は、メモリ
１．２と、データレジスタ３と、比較回路４と、状態保
持回路５と、アドレスカウンタ回路６．７と、制御回路
８とにより構成されている。

第２図は本発明の一実施例を示すより詳細な回路図であ
り、第１図と同等部分には同一符号を付して示している
。第１図と第２図とを用いて、本発明の一実施例の構成
と動作とを詳細に説明する。

メモリ１はマクロプログラムを記憶した主記憶（図示せ
ず）をアクセスするマクロ命令アドレスを記憶するのに
充分なビット幅と、障害発生時のマクロ命令アドレスを
記憶するのに充分なワード数とを有し、このマクロ命令
アドレスはアドレスカウンタ回路６が出力するアドレス
により指定されるワードに、制御回路８がライト指示信
号で指示した時に書込まれる。

メモリ２はマイクロプログラムを記憶した制御記憶（図
示せず）をアクセスするマイクロ命令アドレスと、この
制御記憶を内蔵する情報処理装置（図示せず）の状態を
示すデータと、不一致信号とを記憶するのに充分なビッ
ト幅を有し、また、障害発生時のこれらのアドレスとデ
ータと信号とを記憶するのに充分なワード数を有する。

メモリ２にはアドレスカウンタ回路７から出力されたア
ドレスで指定されるワードに、制御回路８がライト指示
信号で指示した時にこれらのアドレスとデータと信号と
が書込まれる。

データレジスタ３はメモリ１に入力されるマクロ命令ア
ドレスを入力して、これを保持する。このデータレジス
タ３に保持されたマクロ命令アドレスは、比較回路４に
送出される。

比較回路４は比較器４０で構成され、メモリ１に入力さ
れるマクロ命令アドレスと、データレジスタ３に保持さ
れたマクロ命令アドレスとが入力され、これらのアドレ
スの比較を行い、これらのアドレスが不一致のとぎ不一
致信号を出力する。

この不一致信号はマクロ命令アドレスが変化したことを
示す信号としてその時のマイクロ命令アドレス″と共に
メモリ２へ入力され、マクロ命令アドレスとマイクロ命
令アドレスとの対応付けが行われる。この不一致信号は
制御回路８へ送出され、アドレスカウンタ回路６のライ
トアドレスの更新条件の１つとして使用される。

状態保持回路５はレジスタ５０と、３つのアンド回路５
１と、レジスタ５２と、オア回路５３と、ノット回路５
４とにより構成されている。レジスタ５０は停止条件の
内の有効な条件を指定するマスクデータを格納して、こ
れを保持する。このマスクデータは外部より与えられ、
外部からのマスクセット信号によりレジスタ５０に格納
される。

アンド回路５１はレジスタ５０の３ビツトの出力と、各
ビットが指定する停止条件とをアンドして停止信号を出
力する。この停止条件には情報処理装置内の各種障害の
検出信号を使用する。レジスタ５２はアンド回路５１か
らの停止信号を入力し、この停止信号を格納して、これ
を保持し、また、外部からの動作開始信号によりリセッ
トされ、保持している停止信号をイニシャライズする。

オア回路５３はレジスタ５２の３ビツトの停止信号と、
外部からの強制停止信号とをオアする。

これらの信号はいずれもメモリ１．２へのデータの書込
みが停止状態であることを示す。ノット回路５４はオア
回路５３からの出力を反転して、メモリ１．２へのデー
タの書込みが稼動状態であることを示す信号を出力する
。この信号はアドレスカウンタ回路６のライトアドレス
の更新条件の１つとして、あるいは、アドレスカウンタ
回路７のライトアドレスの更新条件として、あるいは、
メモリ１，２のライト指示信号として使用される。

また、この信号はレジスタ５２に停止信号をセットする
セット信号として使用される。

アドレスカウンタ回路６はレジスタ６０と＋１７ダー６
１とアダー６２と切替器６３とにより構成され、レジス
タ６０と＋１７ダー６１とでメモリ１のライトアドレス
を作成するカウンタを形成する。＋１７ダー６１はレジ
スタ６０の全ビットを入力し、この入力内容に＋１を加
算してレジスタ６０に戻し、レジスタ６０では制御回路
８からの信号をセット信号として＋１７ダー６１からの
出力をセットする。ざらにレジスタ６０はその内容をア
ダー６２と切替器６３とに出力する。

アダー６２はレジスタ６０のライトアドレスと外部から
の減算用データとを入力し、このライトアドレスから減
算用データを減算して減算結果を出力し、メモリ１用の
リードアドレスとして、固定したライトアドレスからの
相対アドレスを作ることに使用される。切替器６３はレ
ジスタ６０のライトアドレスとアダー６２から出力され
るリードアドレスとを状態保持回路５からの出力信号に
より切替える。この出力信号が「１」のとき、すなわち
メモリ１，２へのデータの書込みが稼動状態であること
を示すときは、切替器６３がレジスタ６０のライトアド
レスを選択する。この出力信号が「０」のとき、すなわ
ち障害の発生等によりメモリ１．２へのデータの書込み
が停止状態であることを示すときは、切替器６３がアダ
ー６２のリードアドレスを選択する。

アドレスカウンタ回路７はレジスタ７０と＋１７ダー７
１とアダー７２と切替器７３とにより構成され、レジス
タ７０と＋１７ダー７１とでメモリ２のライトアドレス
を作成するカウンタを形成する。＋１７ダー７１はレジ
スタ７０の全ピットを入力し、この入力内容に＋１を加
算してレジスタ７０に戻し、レジスタ７０では状態保持
回路５の出力信号「１」をセット信号として＋１７ダー
７１からの出力をセットする。さらに、レジ３り７０は
その内容をアダー７２と切替器１７３とに出力する。

アダー７２はレジスタ７０のライトアートレスと外部か
らの減算用データとを入力し、このライトアドレスから
減算用データを減算して減算結果を出力し、メモリ２用
のリードアドレスとして、固定したライトアドレスから
の相対アドレスを作ることに使用される。切替２Ｓ７３
はレジスタ７０のライトアドレスとアダー７２から出力
されるリードアドレスとを状態保持回路５からの出力信
号により切替える。この出力信号が「１」のときは、切
替器７３がレジスタ７０のライトアドレスを選択し、こ
の出力信号が「０」のときは、アダー７２のリードアド
レスを選択する。

制御回路８はアンド回路８０で構成される。アンド回路
８０は比較回路４からの不一致信号と状態保持回路５か
らの信号とをアンドして、メモリ１．２へのデータの書
込みが可能な状態であり、かつ前回メモリ１に入力した
マクロ命令アドレスと今回入力するマクロ命令アドレス
とが不一致であることを示す信号を作り、この信号によ
りアドレスカウンタ回路６のライトアドレスを更新する
。

比較回路４からの不一致信号がｒＯＪのとき、すなわち
、マクロ命令アドレスが同一アドレスで連続するときに
は、アドレスカウンタ回路６のライトアドレスは更新さ
れず、マクロ命令アドレスはメモリ１の同一アドレスに
書込まれる。これは比較回路４からの不一致信号が［１
］になるまで繰返される。

このように、メモリを複数設けて、マクロ命令アドレス
とマイクロ命令アドレスとを夫々別々のメモリ１．２に
記憶するようにし、マクロ命令アドレスが同一アドレス
で連続する場合に、メモリ１の同一アドレスにこのマク
ロ命令アドレスを重ねて記憶させることにより、従来の
トレーサ方式よりもはるかに長い期間のマクロ命令アド
レスを記憶することができる。また、マクロ命令アドレ
スが変化したことを示すビットを、この変化した時のマ
イクロ命令アドレスと一緒に同じメモリに入力すること
により、別々のメモリに入力したマクロ命令アドレスと
マイクロ命令アドレスとの対応付けができる。

発明の詳細 な説明したように本発明によれば、メモリを複数設けて
、マクロ命令アドレスとマイクロ命令アドレスとは別の
メモリに記憶し、このマクロ命令アドレスが同一アドレ
スで血続する場合に、メモリの同一アドレスにこのマク
ロ命令アドレスを重ねて記憶させ、マクロ命令アドレス
が変化したことを示すビットをこの変化した時のマイク
ロ命令アドレスと一緒に同じメモリに記憶させることに
より、メモリを効率よく使うことができるという効果が
ある。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例を示すより詳細な回路図である。 主要部分の符号の説明 １．２・・・・・・メモリ ３・・・・・・データレジスタ ４・・・・・・比較回路 ６．７・・・・・・アドレスカウンタ回路８・・・・・
・ｔ、ＩＩ御回路

Claims (1)

【特許請求の範囲】
1. 情報処理装置の内部状態を示すデータを記憶するトレー
   サ方式であって、複数のメモリを設け、前記情報処理装
   置からのマクロ命令アドレスが同一アドレスで連続する
   時、前記マクロ命令アドレスを前記メモリのうちの所定
   の同一アドレスへ記憶し、かつ前記マクロ命令アドレス
   の変化を示す情報を前記変化時のマイクロ命令アドレス
   とともに他の前記メモリへ記憶するようにしたことを特
   徴とするトレーサ方式。