JPH0423294A - マルチポートビデオメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチボートビデオメモリに関し、特にシリア
ル端子（シリアルデータポート）からのデータ書き込み
とランダムアクセスによるデータ書き込みとがアドレス
競合を起こした場合にどちらを優先するかを制御する機
能を有するマルチボートビデオメモリに関する。

〔従来の技術〕

従来のシリアル端子のついたマルチボートビデオメモリ
（デュアルポートメモリ）のブロック図を第５図に示す
、同図を参照して従来例の動作を説明する。

このデュアルポートメモリはインターフェースとしてア
ドレスボート１２１、制御ボート１２２、ランダムデー
タポート１２３、シリアルデータポート１２４を持つ、
メモリの本体部分は２次元的に配列されたメモリセルア
レイ１０９であり、このアクセスには行方向の位置を示
すローアドレスと列方向の位置を示すカラムアドレスの
２つを必要とする。

メモリのアクセスの種類を外部仕様から分類すると次の
ようになる。

り１〉　ランダム・リード／ライト動作ローアドレスと
カラムアドレスを同時に与えることで、メモリセルアレ
イ１０９の任意の位置の情報をアクセスするもの。ロー
アドレスはバッファ１０７にラッチされ、デコーダ１０
８でデコードされてメモリセルアレイ１０９に送られる
。アクセスはローに対して行なわれ、カラム方向にわた
って読み出されたデータは、センスアンプ１０５に保持
される。カラムアドレスはバッファ１０３にラッチされ
、デコーダ１０４でデコードされる。その後、センスア
ンプ１０５の指示されたカラムがランダムデータボート
１２３を介してリード／ライトアクセスされる。その後
、センスアンプ１０５の内容はメモリセルアレイ１０９
に書き戻される（特に、ＤＲＡＭでは破壊読み出しであ
るためリード動作であっても書き戻しが必要である）。

ローアドレスノくッファ１０７とカラムアドレスノく・
ンファ１０３のラッチタイミング信号は、制御信号ボー
ト１２２を通じて入力されるＲＡＳ（ローアドレススト
ローブ）やＣＡＳ　（カラムアドレスストローブ）とい
った信号を用いて、内部タイミング信号生成部１１０に
よって生成される。

（２）シリアル内部リード／ライト動作ローアドレスに
よるアクセスでカラム方向のデータをシリアルレジスタ
１０６ａとメモリセルアレイ１０９との間で転送するも
の、ローアドレスはバッファ１０７にラッチされ、デコ
ーダ１０８でデコードされてメモリセルアレイ１０９に
送られる。アクセスはローに対して行なわれ、リードア
クセスの場合、カラム方向にわたって読み出されたデー
タは、レジスタ１０６ａに保持される。また、ライトア
クセスではこの逆となる。カラムアドレスはバッファ１
０１にラッチされるが、これは次に述べるシリアル外部
リード／ライト動作の初期設定となる。

シリアル外部リード／ライト動作 カラムアドレスによるアクセスでレジスタ１０６ａの内
容をシリアルデータポート１２４を介してアクセスする
もの。このアクセスはランダム・リード／ライト動作や
シリアル内部リード／ライト動作とは独立に実行するこ
とができる。一般にはシリアルクロックといわれるクロ
ック入力に同期させて入出力を実行し、その際アドレス
情報は不要である。シリアルレジスタ１０６ａのアクセ
スの開始点は、シリアル内部リード／ライト動作でバッ
ファ１０１に初期設定される。デコーダ１０２ではバッ
ファ１０１の値をデコードするとともに、シリアルアド
レスを逐次発生する機能を併せもつ。

なお、第５図のうち同一アドレスに対して複数ビットを
同時にアクセスできる、いわゆるワード構成のメモリで
は、メモリセルアレイ１０９を含む部分は１０５は複数
存在する０通常は、４ビツトもしくは８ビツト構成にな
る場合が多い。

〔発明が解決しようとする課題〕

あるローに対してシリアルライトアクセスを実行する場
合、部分的な更新（パーシャルライト動作）を考慮して
、通常はリード・モディファイ・ライト動作を実行させ
ることになる。つまり、シリアル内部リード、シリアル
外部ライト、シリアル内部ライトのシーケンスがこの順
で実行される。この場合、シリアル外部ライトを実行中
にそのローと同一のローに対してライダムライトアクセ
スが発生することがありうる。これをシリアルアクセス
とランダムアクセスのデータ書き込み競合と呼ぶことに
する。

従来のマルチボートビデオメモリでは、シリアルデータ
ポートからのデータ書き込みとランダムアクセスによる
データ書き込みとが同一のローアドレスに対する書き込
み競合を起こした場合、シリアルアクセス側を優先的に
メモリに残すことになる。すなわち、従来のマルチボー
トビデオメモリにおいては、ランダムアクセスによるデ
ータ書き込みが、シリアルデータポートがらのデータ書
き込みとアドレス競合を起こした場合、つまりシリアル
レジスタと同一のローアドレスにランダムアクセスによ
る書き込みが発生した場合、シリアル内部ライトに伴い
、メモリセルアレイの内部に書き込まれたランダムアク
セスのデータは失われる（書きつぶされる）という欠点
を有していた。

本発明の目的は、シリアルデータポートからのデータ書
き込みとランダムアクセスによるデータ書き込みとが書
き込み競合を起こした場合、ランダムアクセス側を優先
的にメモリに残すこと、さらにはランダムアクセス側と
シリアルアクセス側とのどちらを優先的にメモリに残す
かを選択的に制御できるマルチボートビデオメモリを提
供することにある。

〔課題を解決するための手段〕

本発明のマルチボートビデオメモリは、少なくとも１つ
のシリアルデータポートおよび１つのランダムデータポ
ートと、カラム方向とロー方向の２次元に配列されたメ
モリセルアレイと、前記シリアルデータポートからシリ
アルアクセスされるデータをカラム方向にわたって保持
するシリアルレジスタと、前記ランダムデータポートか
らランダムアクセスされるデータをカラム方向にわたっ
て保持するセンスアンプと、前記メモリセルアレイと前
記シリアルレジスタまたは前記センスアンプとの間での
データ転送の際に前記メモリセルアレイのローアドレス
を保持する第一のローアドレスバッファと、前記メモリ
セルアレイから前記シリアルレジスタへの最も最近のデ
ータ転送の際に用いられたローアドレスを保持する第二
のローアドレスバッファと、前記第一のローアドレスバ
ッファと前記第二のローアドレスバッファとの内容の一
致を検出する一致検出器と、ランダムアクセス時でかつ
前記一致検出器により一致が検出されたときに前記セン
スアンプのどのビットがどのように更新されたかを各々
記憶するダーティビットレジスタおよびランダムライト
レジスタと、前記シリアルレジスタの内容を前記メモリ
セルアレイに書き戻す際に前記シリアルレジスタの内容
と前記ランダムライトレジスタとの選択を前記ダーティ
ビットレジスタの内容に基づきビット毎に選択するマル
チプレクサとを備える。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す構成図である。また、
第２図は第１図中のメモリセルライト選択部の詳細構成
を示す図である。第１図において、１０１はシリアルカ
ラムアドレスバッファ、１０２，１０４．１０８はアド
レスデコーダ、１０３はランダムカラムアドレスバッフ
ァ、１０５はカラムセンスアップ、１０６はシリアルレ
ジスタ、１０７はローアドレスバッファ（１）、１０９
はメモリセルアレイ、１１０はタイミング信号生成部、
１１１はローアドレスバッファ（２）、１１２は一致検
出器、１１３はメモリセルライト選択部、１２１はアド
レスボート、１２２は制御信号ボート、１２３はランダ
ムデータポート、１２４はシリアルデータポートを各々
表わす、また、第２図において、２０１はダーティピッ
トレジスタ、２０２はランダムライトレジスタ、２０３
はマルチプレクサ、２０４，２０５，２０６゜２０７は
アンド（ＡＮＤ）ゲート、２０８は遅延素子、２０９は
通過ゲートを各々表わす。

この実施例の動作のうち、シリアル内部リード動作、シ
リアル外部リード／ライト動作、ランダムリード動作は
、第５図で示した従来例の場合と同様である。ここでは
、本発明の特有な部分であるランダムライト動作とシリ
アル内部ライト動作を中心に説明を行なう、この実施例
では、従来のマルチボートビデオメモリに比べて、シリ
アルデータポートからのデータ書き込みとランダムアク
セスによるデータ書き込みとが同一のローアドレスに対
する書き込み競合を起こした場合、ランダムアクセス側
を優先的にメモリに残すことができる。この点を詳細に
説明する。

この実施例でのランダムデータポートからのデータ書き
込み動作は以下の通りである。ローアドレスはバッファ
１０７にう・ンチされ、デコーダ１０８でデコードされ
てメモリセルアレイ１０９に送られる。アクセスはロー
に対して行なわれ、カラム方向にわたって読み出された
データはセンスアンプ１０５に保持される。カラムアド
レスはバッファ１０３にラッチされ、デコーダ１０４で
デコードされる。その後、センスアンプ１０５の指示さ
れたカラムがランダムデータポート１２３を介してリー
ド／ライトアクセスされる。その後、センスアンプ１０
５の内容はメモリセルアレイ１０９に書き戻される（特
に、ＤＲＡＭでは破壊読み出しであるためリードサイク
ルであっても書き戻しが必要である）、これと同時に、
メモリセルライト選択部１１３の内部において、ダーテ
ィピットレジスタ２０１およびライダムライトレジスタ
２０２の更新が実行される。この更新は前回のシリアル
内部アクセスの際にラッチされているローアドレス１１
１と当該ランダムアクセスに用いられるローアドレス１
０７とを一致検出器１１２で検出した結果のヒツト信号
１２６によって起動される。ヒツト信号１２６とランダ
ムライト信号１２５ａがともにアクティブであるとＡＮ
Ｄゲート２０４で判断された場合、アドレスデコーダ１
０４の出力信号１２７で選択されたカラムのダーティピ
ットレジスタ２０１がセ・ットされる（ＡＮＤゲート２
０５はカラム選択に用いられる）、これは、当該カラム
に書き込みが発生したことを示すものである。ダーティ
ピットレジスタ２０１はセットリセットレジスタで実現
され、リセットは次のシリアル内部リードもしくはシリ
アル内部ライトが発生するときに実行される。

リセット信号はＡＮＤゲート２０７や遅延素子２０８を
用いて実現されている。同様に、ヒツト信号１２６とラ
ンダムデータ信号１２５ａがともにアクティブであると
ＡＮＤゲート２０４で判断された場合、ランダムデータ
１２８が当該カラムのランダムライトレジスタ２０２に
書き込まれる（ＡＮＤゲート２０６はカラム選択に用い
られる）。ランダムライトレジスタ２０２はＤ−フリッ
プフロップで実現され、複数回のライト発生時には、そ
の最新の値を保持するようになっている。このレジスタ
はクリアされる必要はない。

このようなランダムデータポートからのデータ書き込み
動作が、シリアル外部ライトサイクルと並行して実行さ
れ、その後、シリアル内部ライトサイクルが実行される
とき、マルチプレクサ２０３はシリアル外部ライトサイ
クルで更新されたシリアルレジスタ１０６の出力１２９
と、ランダムアクセスで更新された当該ローの情報であ
るランダムライトレジスタ２０２の出力とをダーティピ
ットレジスタ２０１の内容によって選択する機能をもつ
、ダーティピットレジスタ２０１の出力が１であるビッ
トについてはランダムライトレジスタ２０２の出力を、
かつそうでない場合はシリアルレジスタ１２９の出力を
シリアル内部データ線１３０に出力することにより、ラ
ンダムアクセス側のライトをシリアルアクセス側のライ
トに対して優先的にメモリセルアレイ１０９にストアす
ることができる。

第３図は同実施例におけるシリアルレジスタ１０６の内
部を示す図であり、第５図に示す従来例のシリアルレジ
スタ１０６ａとの相違点は、シリアルレジスタ３０１の
出力をメモリセルアレイ１０９にストアする場合、直接
シリアル内部データ線１３０を介してストアするか、マ
ルチプレクサ２０３を経由するかの点にある。

続いて、本発明の他の実施例を図面に用いて説明する。

第４図は他の実施例におけるメモリライト選択部１１３
の詳細構成を示す図である。この実施例では従来のマル
チボートビデオメモリに比べて、シリアルデータポート
からのデータ書き込みとランダムアクセスによるデータ
書き込みとが競合を起こした場合、ランダムアクセス側
とシリアルアクセス側のどちらを優先的にメモリに残す
かを選択的に制御することができる。上述した一実施例
のメモリセルライト選択部１１３との差異は、ＡＮＤゲ
ーｔ−２ｉ　ｏによるマルチプレクサ２０３の制御にあ
る。パラレル／シリアル優先制御信号１２５ｄをインア
クティブ（ローレベル）に設定することにより、マルチ
プレクサ２０３は常にシリアルレジスタ出力１２９をそ
の入力として選択し、その結果、従来のメモリのように
書き込み競合を起こした場合、シリアルアクセス側を優
先的にメモリに残すことになる。パラレル／シリアル優
先制御信号１２５ｄをアクティブ（ハイレベル）に設定
することにより、動作は一実施例と同じになり、その結
果、書き込み競合を起こした場合、ランダムアクセス側
を優先的にメモリに残すことになる。すなわち、このよ
うな構成により、ランダムアクセス側とシリアルアクセ
ス側とのどちらを優先的にメモリに残すがを信号１２５
ｄを用いて選択的に制御することができる。

〔発明の効果〕

以上説明したように、本発明によれば、同一ローへの書
き込みがシリアルデータポートおよびランダムデータポ
ートから発生した場合、従来のシリアルデータポート優
先の制御のみではなく、ランダムデータポート優先の制
御や、シリアルランダムデータポートでの優先度の切り
替えなどが可能である。

したがって、本発明のメモリを画像合成用のビデオメモ
リとして使用する場合、シリアルデータポートは前段で
生成されている画像（自然画の動画像入力など）の入力
に用いられ、ランダムデータポートはグラフィックス処
理における描画を実行するのに使用される。このような
処理において、シリアル入力の更新領域（動画像のウィ
ンドウなど）と、ランダム入力の更新領域（図形描画な
ど）とが重複したローで実行される場合、従来のマルチ
ボートビデオメモリでは、グラフィックス描画部分が動
画入力部分に消されてしまうことになっていた０本発明
ではこれを改善し、グラフィックス描画と動画入力の優
先順位を制御できるようになる。

【図面の簡単な説明】

第１図、第２図、第３図および第４図は本発明の実施例
を示す構成図、第５図は従来例を示す構成図である。 １０１ニジリアルカラムアドレスバツフア、１０２．１
０４，１０８ニアドレスデコーダ、１０３：ランダムカ
ラムアドレスバッファ、１０５：カラムセンスアンプ、
１０６；シリアルレジスタ、１０７：ローアドレスバッ
ファ（１）、１０９：メモリセルアレイ、１１０：タイ
ミング信号生成部、１１１：ローアドレスバッファ（２
）、１１２；一致検出器、１１３：メモリセルライト選
択部、１２１ニアドレスポート、１２２：制御信号ボー
ト、１２３二ランダムデータポート、１２４ニジリアル
データポート、２ｏ１：ダーティピットレジスタ、２ｏ
２：ランダムライト・レジスタ、２０３：マルチプレク
サ、２０４，２０５゜２０６．２０７：アンドゲート、
２ｏ８：遅延素子、２０９：通過ゲート、３ｏ１ニジリ
アルレジスタ、３０２，３０３：アンドゲート、３０４
゜３０５．３０６：通過ゲート。

Claims (1)

1. 【特許請求の範囲】 少なくとも１つのシリアルデータポートおよび１つのラ
   ンダムデータポートと、 カラム方向とロー方向の２次元に配列されたメモリセル
   アレイと、 前記シリアルデータポートからシリアルアクセスされる
   データをカラム方向にわたって保持するシリアルレジス
   タと、 前記ランダムデータポートからランダムアクセスされる
   データをカラム方向にわたって保持するセンスアンプと
   、 前記メモリセルアレイと前記シリアルレジスタまたは前
   記センスアンプとの間でのデータ転送の際に前記メモリ
   セルアレイのローアドレスを保持する第一のローアドレ
   スバッファと、 前記メモリセルアレイから前記シリアルレジスタへの最
   も最近のデータ転送の際に用いられたローアドレスを保
   持する第二のローアドレスバッファと、 前記第一のローアドレスバッファと前記第二のローアド
   レスバッファとの内容の一致を検出する一致検出器と、 ランダムアクセス時でかつ前記一致検出器により一致が
   検出されたときに前記センスアンプのどのビットがどの
   ように更新されたかを各々記憶するダーティビットレジ
   スタおよびランダムライトレジスタと、 前記シリアルレジスタの内容を前記メモリセルアレイに
   書き戻す際に前記シリアルレジスタの内容と前記ランダ
   ムライトレジスタとの選択を前記ダーティビットレジス
   タの内容に基づきビット毎に選択するマルチプレクサと
   、 を備えることを特徴とするマルチポートビデオメモリ。