JPH07101385B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH07101385B2 JPH07101385B2 JP61289031A JP28903186A JPH07101385B2 JP H07101385 B2 JPH07101385 B2 JP H07101385B2 JP 61289031 A JP61289031 A JP 61289031A JP 28903186 A JP28903186 A JP 28903186A JP H07101385 B2 JPH07101385 B2 JP H07101385B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、処理速度の向上を図ったパイプライン制御
方式の情報処理装置に関する。
方式の情報処理装置に関する。
（従来の技術） 最近の情報処理装置においては、処理速度を向上させる
ために、パイプライン制御方式が用いられている。この
パイプライン制御方式は、命令を何段かのステージに分
割して処理させ、それぞれのステージを並列動作させる
ことにより、１つの命令が終了する前に次に処理される
命令の読出しを行なうというものである。
ために、パイプライン制御方式が用いられている。この
パイプライン制御方式は、命令を何段かのステージに分
割して処理させ、それぞれのステージを並列動作させる
ことにより、１つの命令が終了する前に次に処理される
命令の読出しを行なうというものである。
第３図はパイプライン制御方式の情報処理装置の構成を
示すブロック図であり、同図に示す情報処理装置は、第
１命令レジスタ1,第２命令レジスタ３、レジスタファイ
ル5,比較器7,実効アドレス算出部９を有している。
示すブロック図であり、同図に示す情報処理装置は、第
１命令レジスタ1,第２命令レジスタ３、レジスタファイ
ル5,比較器7,実効アドレス算出部９を有している。
第３図において、第１命令レジスタ１は、実行段階には
いった先行命令を格納保持するものである。第２命令レ
ジスタ３は、先行命令の実行が終了した後に実行される
後続命令を格納保持するものであり、この第２命令レジ
スタ３に格納保持された命令は実効アドレスの算出が行
なわれる。
いった先行命令を格納保持するものである。第２命令レ
ジスタ３は、先行命令の実行が終了した後に実行される
後続命令を格納保持するものであり、この第２命令レジ
スタ３に格納保持された命令は実効アドレスの算出が行
なわれる。
レジスタファイル５は、第１命令レジスタ１に格納保持
された先行命令の実効を行なうために使用されるととも
に、第２命令レジスタ３に格納保持された後続命令の実
効アドレスを算出するために使用される複数のレジスタ
例えばベースレジスタ，インデックスレジスタ等を有す
るものである。
された先行命令の実効を行なうために使用されるととも
に、第２命令レジスタ３に格納保持された後続命令の実
効アドレスを算出するために使用される複数のレジスタ
例えばベースレジスタ，インデックスレジスタ等を有す
るものである。
先行命令を実行するために命令の種類に応じて使用され
るレジスタは、第１命令レジスタ１に格納保持された先
行命令のReg1フィールドの情報に基づいて、レジスタフ
ァイル５の中から選択指定される。後続命令の実効アド
レスを算出するために使用されるレジスタは、第２命令
レジスタ３に格納保持された後続命令のReg2フィールド
の情報に基づいて、レジスタファイル５の中から選択指
定される。
るレジスタは、第１命令レジスタ１に格納保持された先
行命令のReg1フィールドの情報に基づいて、レジスタフ
ァイル５の中から選択指定される。後続命令の実効アド
レスを算出するために使用されるレジスタは、第２命令
レジスタ３に格納保持された後続命令のReg2フィールド
の情報に基づいて、レジスタファイル５の中から選択指
定される。
比較器７は、第１命令レジスタ１に格納保持された先行
命令のReg1フィールドの情報と、第２命令レジスタ３に
格納保持された後続命令のReg2フィールドの情報を比較
するものである。比較結果において、Reg1フィールドの
情報とReg2フィールドの情報とが一致した場合、すなわ
ち、先行命令の実行時に使用されるレジスタと後続命令
の実効アドレス算出時に使用されるレジスタが同一であ
る場合には、比較器７は一致信号を実効アドレス算出部
９に出力する。
命令のReg1フィールドの情報と、第２命令レジスタ３に
格納保持された後続命令のReg2フィールドの情報を比較
するものである。比較結果において、Reg1フィールドの
情報とReg2フィールドの情報とが一致した場合、すなわ
ち、先行命令の実行時に使用されるレジスタと後続命令
の実効アドレス算出時に使用されるレジスタが同一であ
る場合には、比較器７は一致信号を実効アドレス算出部
９に出力する。
一方、Reg1フィールドの情報とReg2フィールドの情報が
一致しない場合、すなわち、先行命令の実行時に使用さ
れるレジスタと後続命令の実効アドレス算出時に使用さ
れるレジスタとが異なる場合には、比較器７は不一致信
号を実効アドレス算出部９に出力する。
一致しない場合、すなわち、先行命令の実行時に使用さ
れるレジスタと後続命令の実効アドレス算出時に使用さ
れるレジスタとが異なる場合には、比較器７は不一致信
号を実効アドレス算出部９に出力する。
実効アドレス算出部９は、第２命令レジスタ３に格納保
持された後続命令の実効アドレスを算出するものであ
る。すなわち、不一致信号が比較器７から実効アドレス
算出部９に与えられると、第２命令レジスタ３に格納保
持された後続命令のReg2フィールドの情報にしたがっ
て、レジスタファイル５の中から選択信号されたレジス
タを用いて、後続命令の実効アドレスが算出される。こ
れと並行して、先行命令はそのReg1フィールドの情報に
したがってレジスタファイル５の中から選択指定された
レジスタを用いて実行処理される。
持された後続命令の実効アドレスを算出するものであ
る。すなわち、不一致信号が比較器７から実効アドレス
算出部９に与えられると、第２命令レジスタ３に格納保
持された後続命令のReg2フィールドの情報にしたがっ
て、レジスタファイル５の中から選択信号されたレジス
タを用いて、後続命令の実効アドレスが算出される。こ
れと並行して、先行命令はそのReg1フィールドの情報に
したがってレジスタファイル５の中から選択指定された
レジスタを用いて実行処理される。
一方、先行命令の実行時に使用されるレジスタと、後続
命令の実効アドレス算出時に使用されるレジスタとが一
致して、一致信号が比較器７から実効アドレス算出部９
に与えられると、第４図に示すよう、まず、先行命令の
実行が終了して、先行命令の実行時に使用されたレジス
タに格納保持される情報が確定した後、この確定した情
報に基づいて後続命令の実効アドレスが算出される。
命令の実効アドレス算出時に使用されるレジスタとが一
致して、一致信号が比較器７から実効アドレス算出部９
に与えられると、第４図に示すよう、まず、先行命令の
実行が終了して、先行命令の実行時に使用されたレジス
タに格納保持される情報が確定した後、この確定した情
報に基づいて後続命令の実効アドレスが算出される。
（発明が解決しようとする問題点） 以上説明したように、上述した構成の情報処理装置にお
いては、第１命令レジスタ１に格納保持される先行命令
が実行される際に使用されるレジスタと、第２命令レジ
スタ３に格納保持される後続命令の実効アドレスが算出
される際に使用されるレジスタとが一致した場合には、
先行命令の実効が終了して先行命令の実行時に用いられ
たレジスタの内容が確定した後に、後続命令の実効アド
レスの算出が行なわれていた。
いては、第１命令レジスタ１に格納保持される先行命令
が実行される際に使用されるレジスタと、第２命令レジ
スタ３に格納保持される後続命令の実効アドレスが算出
される際に使用されるレジスタとが一致した場合には、
先行命令の実効が終了して先行命令の実行時に用いられ
たレジスタの内容が確定した後に、後続命令の実効アド
レスの算出が行なわれていた。
ところで、第１命令レジスタ１に格納保持される先行命
令の種類によっては、この先行命令を実行した際に、先
行命令のReg1フィールドで指定され先行命令の実行時に
用いられるレジスタの内容が変化しない場合がある。こ
のような場合に、上述したように先行命令の実行が終了
した後に後続命令の実効アドレスを算出すると、実効ア
ドレスの算出が遅れることになる。このため、パイプラ
イン処理の処理速度が低下することになり、命令をパイ
プライン処理する情報処理装置の処理速度の低下を招い
ていた。
令の種類によっては、この先行命令を実行した際に、先
行命令のReg1フィールドで指定され先行命令の実行時に
用いられるレジスタの内容が変化しない場合がある。こ
のような場合に、上述したように先行命令の実行が終了
した後に後続命令の実効アドレスを算出すると、実効ア
ドレスの算出が遅れることになる。このため、パイプラ
イン処理の処理速度が低下することになり、命令をパイ
プライン処理する情報処理装置の処理速度の低下を招い
ていた。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、先行命令と後続命令とが
使用するレジスタが一致しても、先行命令の実行時にレ
ジスタの内容が変化しない場合には、先行命令の実行終
了を待たずに後続命令の実効アドレスの算出を可能とし
て、パイプライン処理の並列処理効率を高め、処理速度
を向上させることができるパイプライン制御方式の情報
処理装置を提供することにある。
り、その目的とするところは、先行命令と後続命令とが
使用するレジスタが一致しても、先行命令の実行時にレ
ジスタの内容が変化しない場合には、先行命令の実行終
了を待たずに後続命令の実効アドレスの算出を可能とし
て、パイプライン処理の並列処理効率を高め、処理速度
を向上させることができるパイプライン制御方式の情報
処理装置を提供することにある。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、少なくとも命
令の実行処理と実効アドレスの算出を並行して行なうパ
イプライン制御方式の情報処理装置において、命令を実
行する際に使用される情報を指定する第１の指定情報
と、第１の指定情報により指定される情報が命令の実行
により変化するか否かを示す制御情報を含み、実行段階
にある命令を保持する第１の保持手段と、命令の実効ア
ドレスを算出する際に使用される情報を指定する第２の
指定情報を含み、実効アドレスを算出する段階にある命
令を保持する第２の保持手段と、前記第２の保持手段に
保持された命令の実効アドレスを算出する実効アドレス
算出手段と、前記第１の指定情報と第２の指定情報とを
比較する比較手段と、前記比較手段の比較結果におい
て、前記第１の指定情報と第２の指定情報とが一致し、
かつ第１の指定情報により指定される情報が命令の実行
により変化しないことを制御情報が示している場合に
は、命令の実行処理と並行して前記実効アドレス算出手
段に実効アドレスの算出を指令する制御手段とから構成
される。
令の実行処理と実効アドレスの算出を並行して行なうパ
イプライン制御方式の情報処理装置において、命令を実
行する際に使用される情報を指定する第１の指定情報
と、第１の指定情報により指定される情報が命令の実行
により変化するか否かを示す制御情報を含み、実行段階
にある命令を保持する第１の保持手段と、命令の実効ア
ドレスを算出する際に使用される情報を指定する第２の
指定情報を含み、実効アドレスを算出する段階にある命
令を保持する第２の保持手段と、前記第２の保持手段に
保持された命令の実効アドレスを算出する実効アドレス
算出手段と、前記第１の指定情報と第２の指定情報とを
比較する比較手段と、前記比較手段の比較結果におい
て、前記第１の指定情報と第２の指定情報とが一致し、
かつ第１の指定情報により指定される情報が命令の実行
により変化しないことを制御情報が示している場合に
は、命令の実行処理と並行して前記実効アドレス算出手
段に実効アドレスの算出を指令する制御手段とから構成
される。
（作用） 上記構成において、この発明は、実行段階にある命令
（先行命令）と実効アドレスを算出する段階にある命令
（後続命令）とがそれぞれ使用する情報が一致して、か
つ先行命令の実行時に使用される情報が変化しないこと
を制御情報が示している場合に、先行命令の実行処理と
後続命令の実効アドレスの算出を並行して行うようにし
ている。
（先行命令）と実効アドレスを算出する段階にある命令
（後続命令）とがそれぞれ使用する情報が一致して、か
つ先行命令の実行時に使用される情報が変化しないこと
を制御情報が示している場合に、先行命令の実行処理と
後続命令の実効アドレスの算出を並行して行うようにし
ている。
（実施例） 以下、図面を用いてこの発明の一実施例を説明する。
第１図は、この発明の一実施例に係るパイプライン制御
方式の情報処理装置の構成を示すブロック図であり、同
図に示す情報処理装置は、実行処理しようとする命令
に、この命令の実行時に使用されるレジスタの内容が命
令の実行時に変化するか否かを示すパイプライン制御領
域（以下「PCフィールド」と呼ぶ）を設け、このフィー
ルドの情報に基づいて後続命令の実効アドレス算出を先
行命令を実行と並行して行なうようにしている。
方式の情報処理装置の構成を示すブロック図であり、同
図に示す情報処理装置は、実行処理しようとする命令
に、この命令の実行時に使用されるレジスタの内容が命
令の実行時に変化するか否かを示すパイプライン制御領
域（以下「PCフィールド」と呼ぶ）を設け、このフィー
ルドの情報に基づいて後続命令の実効アドレス算出を先
行命令を実行と並行して行なうようにしている。
第１図において、この実施例の情報処理装置は、第１命
令レジスタ1,第２命令レジスタ3,レジスタファイル5,比
較器7,実効アドレス算出部9,制御回路13を有している。
令レジスタ1,第２命令レジスタ3,レジスタファイル5,比
較器7,実効アドレス算出部9,制御回路13を有している。
比較器７は、第１命令レジスタ１に格納される先行命令
が実行される際に使用されるレジスタを指定するReg1フ
ィールドの情報と、第２命令レジスタ３に格納保持され
る後続命令の実効アドレスが算出される際に使用される
レジスタを指定するReg2フィールドの情報とを比較する
ものである。
が実行される際に使用されるレジスタを指定するReg1フ
ィールドの情報と、第２命令レジスタ３に格納保持され
る後続命令の実効アドレスが算出される際に使用される
レジスタを指定するReg2フィールドの情報とを比較する
ものである。
比較結果において、先行命令のReg1フィールドの情報と
後続命令のReg2フィールドの情報とが一致した場合に
は、比較器７は一致信号を制御回路13に供給する。一
方、Reg1フィールドの情報とReg2フィールドの情報とが
一致しない場合には、比較器７は不一致信号を制御回路
13に供給する。
後続命令のReg2フィールドの情報とが一致した場合に
は、比較器７は一致信号を制御回路13に供給する。一
方、Reg1フィールドの情報とReg2フィールドの情報とが
一致しない場合には、比較器７は不一致信号を制御回路
13に供給する。
制御回路13は、第１命令レジスタ１に格納保持された先
行命令のPCフィールドの情報と、比較器11から供給され
る信号とに基づいて、実効アドレスの算出を指令する指
令信号を実効アドレス算出部９に供給するものである。
行命令のPCフィールドの情報と、比較器11から供給され
る信号とに基づいて、実効アドレスの算出を指令する指
令信号を実効アドレス算出部９に供給するものである。
すなわち、制御回路13は、不一致信号が比較器11から与
えられた場合には、指令信号を実効アドレス算出部９に
供給する。一方、制御回路13は、一致信号が比較器７か
ら与えられた場合には、第１命令レジスタ１に格納保持
された先行命令のPCフィールドの情報にしたがって指令
信号を出力する。
えられた場合には、指令信号を実効アドレス算出部９に
供給する。一方、制御回路13は、一致信号が比較器７か
ら与えられた場合には、第１命令レジスタ１に格納保持
された先行命令のPCフィールドの情報にしたがって指令
信号を出力する。
このような場合にあって、先行命令のPCフィールドの情
報が、この命令の実行により使用されるレジスタの内容
が変化しないことを示している場合は、指令信号は制御
回路13から実効アドレス算出部９に供給される。先行命
令のPCフィールドの情報が、この命令の実行により使用
されるレジスタの内容が変化することを示している場合
には、指令信号は制御回路13から実効アドレス算出部９
に供給されない。
報が、この命令の実行により使用されるレジスタの内容
が変化しないことを示している場合は、指令信号は制御
回路13から実効アドレス算出部９に供給される。先行命
令のPCフィールドの情報が、この命令の実行により使用
されるレジスタの内容が変化することを示している場合
には、指令信号は制御回路13から実効アドレス算出部９
に供給されない。
実効アドレス算出部９は、第２命令レジスタ３に格納保
持される後続命令の実効アドレスを算出する。すなわ
ち、実効アドレス算出部９は、指令信号が制御回路13か
ら与えられると、後続命令のReg2フィールドの情報によ
りレジスタファイル５の中から選択指定されたレジスタ
を用いて、後続命令の実効アドレスを算出する。
持される後続命令の実効アドレスを算出する。すなわ
ち、実効アドレス算出部９は、指令信号が制御回路13か
ら与えられると、後続命令のReg2フィールドの情報によ
りレジスタファイル５の中から選択指定されたレジスタ
を用いて、後続命令の実効アドレスを算出する。
以上説明したように、この実施例は構成されており、次
にこの実施例の作用を説明する。
にこの実施例の作用を説明する。
先行命令が第１命令レジスタ１に格納保持されるととも
に、先行命令のReg1フィールドの情報と、後続命令のRe
g2フィールドの情報とが比較器７により比較される。
に、先行命令のReg1フィールドの情報と、後続命令のRe
g2フィールドの情報とが比較器７により比較される。
この比較結果において、先行命令が使用するレジスタと
後続命令が使用するレジスタとが一致しない場合には、
不一致信号が比較器７から制御回路13に供給される。制
御回路13はこの不一致信号を受けて、指令信号を実効ア
ドレス算出部９に供給する。実効アドレス算出部９はこ
の指令信号を受けて、後続命令の実効アドレスが後続命
令のReg2フィールドの情報によりレジスタファイル５の
中から選択されたレジスタを用いて算出される。さら
に、この実効アドレスの算出と並行して、先行命令はRe
g1フィールドの情報よりレジスタファイル５の中から選
択されたレジスタを用いて実効処理される。
後続命令が使用するレジスタとが一致しない場合には、
不一致信号が比較器７から制御回路13に供給される。制
御回路13はこの不一致信号を受けて、指令信号を実効ア
ドレス算出部９に供給する。実効アドレス算出部９はこ
の指令信号を受けて、後続命令の実効アドレスが後続命
令のReg2フィールドの情報によりレジスタファイル５の
中から選択されたレジスタを用いて算出される。さら
に、この実効アドレスの算出と並行して、先行命令はRe
g1フィールドの情報よりレジスタファイル５の中から選
択されたレジスタを用いて実効処理される。
比較結果において、先行命令が使用するレジスタと後続
命令が使用するレジスタとが一致した場合には、一致信
号が比較器７から制御回路13に供給される。制御回路13
はこの一致信号を受けて、先行命令のPCフィールドの情
報が、先行命令の実行より先行命令の使用するレジスタ
の内容が変化することを示している場合は、指令信号は
実効アドレス算出部９に供給されない。
命令が使用するレジスタとが一致した場合には、一致信
号が比較器７から制御回路13に供給される。制御回路13
はこの一致信号を受けて、先行命令のPCフィールドの情
報が、先行命令の実行より先行命令の使用するレジスタ
の内容が変化することを示している場合は、指令信号は
実効アドレス算出部９に供給されない。
このため、先行命令がそのReg1フィールドの情報により
レジスタファイル５の中から選択されたレジスタを用い
て実行処理され、使用したレジスタの内容が確定した
後、後続命令の実効アドレスが先行命令の実行処理の際
に使用されたレジスタと同じレジスタを用いて、実効ア
ドレス算出部９において算出される。
レジスタファイル５の中から選択されたレジスタを用い
て実行処理され、使用したレジスタの内容が確定した
後、後続命令の実効アドレスが先行命令の実行処理の際
に使用されたレジスタと同じレジスタを用いて、実効ア
ドレス算出部９において算出される。
一方、一致信号が制御回路13に供給されて、先行命令の
PCフィールドの情報が、先行命令の実行により先行命令
の使用するレジスタの内容が変化しないことを示してい
る場合には、指令信号が制御回路13から実効アドレス算
出部９に供給される。これにより、後続命令の実効アド
レスは、Reg2フィールドの情報によりレジスタファイル
５の中から選択されたレジスタを用いて算出される。さ
らに、これと並行して、先行命令は後続命令の実効アド
レスを算出する際に用いられると同じレジスタが用いら
れて実行処理される。
PCフィールドの情報が、先行命令の実行により先行命令
の使用するレジスタの内容が変化しないことを示してい
る場合には、指令信号が制御回路13から実効アドレス算
出部９に供給される。これにより、後続命令の実効アド
レスは、Reg2フィールドの情報によりレジスタファイル
５の中から選択されたレジスタを用いて算出される。さ
らに、これと並行して、先行命令は後続命令の実効アド
レスを算出する際に用いられると同じレジスタが用いら
れて実行処理される。
例えば、パイプライン処理により実行される機械語プロ
グラムにおいて、CMP A,01Hの命令（以下「命令＜１
＞］と呼ぶ）が、先行命令として第１命令レジスタ１に
格納保持され、MOVE B,［Ａ＋02H］の命令（以下「命
令＜２＞と呼ぶ）が命令＜１＞の後続命令として第２命
令レジスタ３に格納保持されたとする。
グラムにおいて、CMP A,01Hの命令（以下「命令＜１
＞］と呼ぶ）が、先行命令として第１命令レジスタ１に
格納保持され、MOVE B,［Ａ＋02H］の命令（以下「命
令＜２＞と呼ぶ）が命令＜１＞の後続命令として第２命
令レジスタ３に格納保持されたとする。
ここで、命令＜１＞は、「８ビットの情報を格納保持す
るレジスタＡの内容と数値01H（16進数表現）とを比較
して、フラグをセットする」という命令であり、命令＜
２＞は、「レジスタＡの内容と数値02H（16進数表現）
とを加算した値をアドレスとしてメモリから８ビットの
情報を読出して、この読出した情報をレジスタＢに格納
保持する」という命令である。
るレジスタＡの内容と数値01H（16進数表現）とを比較
して、フラグをセットする」という命令であり、命令＜
２＞は、「レジスタＡの内容と数値02H（16進数表現）
とを加算した値をアドレスとしてメモリから８ビットの
情報を読出して、この読出した情報をレジスタＢに格納
保持する」という命令である。
このような命令をパイプライン処理する場合には、命令
＜１＞で使用されるレジスタ（レジスタＡ）と命令＜２
＞の実行アドレスを算出するために使用されるレジスタ
（レジスタＡ）とは同一であり、さらに、命令＜１＞の
実行においてレジスタＡの内容は変化しない。このた
め、命令＜１＞の実行処理と命令＜２＞の実効アドレス
算出とは、第２図に示すように、並行して行なわれるこ
とになる。
＜１＞で使用されるレジスタ（レジスタＡ）と命令＜２
＞の実行アドレスを算出するために使用されるレジスタ
（レジスタＡ）とは同一であり、さらに、命令＜１＞の
実行においてレジスタＡの内容は変化しない。このた
め、命令＜１＞の実行処理と命令＜２＞の実効アドレス
算出とは、第２図に示すように、並行して行なわれるこ
とになる。
したがって、命令＜２＞の実効アドレスの算出は、命令
＜１＞の実行終了を待たずに行なわれることになり、命
令＜２＞の実行処理が、第４図に示した従来例に比べて
早く終了させることができる。
＜１＞の実行終了を待たずに行なわれることになり、命
令＜２＞の実行処理が、第４図に示した従来例に比べて
早く終了させることができる。
［発明の効果］ 以上説明したように、この発明によれば、先行命令の実
行時と後続命令の実効アドレス算出時にそれぞれ使用さ
れる情報が一致して、かつ先行命令の実行時に先行命令
が使用する情報が変化しない場合には、先行命令の実行
処理と後続命令の実効アドレス算出とを並行して行なう
ようにしたので、先行命令の実行終了を待たずに後続命
令の実効アドレスの算出が可能となる。この結果、パイ
プライン処理の並列処理効率を高め、情報処理装置の処
理速度を向上させることができる。
行時と後続命令の実効アドレス算出時にそれぞれ使用さ
れる情報が一致して、かつ先行命令の実行時に先行命令
が使用する情報が変化しない場合には、先行命令の実行
処理と後続命令の実効アドレス算出とを並行して行なう
ようにしたので、先行命令の実行終了を待たずに後続命
令の実効アドレスの算出が可能となる。この結果、パイ
プライン処理の並列処理効率を高め、情報処理装置の処
理速度を向上させることができる。
第１図はこの発明の一実施例に係るパイプライン制御方
式の情報処理装置の構成を示すブロック図、第２図は第
１図の動作説明図、第３図は従来のパイプライン制御方
式の情報処理装置の一構成を示すブロック図、第４図は
第３図の動作説明図である。 （図の主要な部分を表わす符号の説明） １……第１命令レジスタ ３……第２命令レジスタ ５……レジスタファイル ７……比較器 ９……実効アドレス算出部 13……制御回路
式の情報処理装置の構成を示すブロック図、第２図は第
１図の動作説明図、第３図は従来のパイプライン制御方
式の情報処理装置の一構成を示すブロック図、第４図は
第３図の動作説明図である。 （図の主要な部分を表わす符号の説明） １……第１命令レジスタ ３……第２命令レジスタ ５……レジスタファイル ７……比較器 ９……実効アドレス算出部 13……制御回路
Claims (1)
- 【請求項１】少なくとも命令の実行処理と実効アドレス
の算出を並行して行なうパイプライン制御方式の情報処
理装置において、 命令を実行する際に使用される情報を指定する第１の指
定情報と、第１の指定情報により指定される情報の命令
の実行により変化するか否かを示す制御情報を含み、実
行段階にある命令を保持する第１の保持手段と、 命令の実効アドレスを算出する際に使用される情報を指
定する第２の指定情報を含み、実効アドレスを算出する
段階にある命令を保持する第２の保持手段と、 前記第２の保持手段に保持された命令の実効アドレスを
算出する実効アドレス算出手段と、 前記第１の指定情報と第２の指定情報とを比較する比較
手段と、 前記比較手段の比較結果において、前記第１の指定情報
と第２の指定情報とが一致し、かつ第１の指定情報によ
り指定される情報が命令の実行により変化しないことを
制御情報が示している場合には、先行する命令の実行処
理と並行して前記実効アドレス算出手段に後続する命令
の実効アドレうの算出を指令する制御手段と を有することを特徴とする情報処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289031A JPH07101385B2 (ja) | 1986-12-05 | 1986-12-05 | 情報処理装置 |
| US07/128,795 US4901236A (en) | 1986-12-05 | 1987-12-04 | Pipeline controlling system to increase effective address calculation performance |
| EP87117955A EP0270125B1 (en) | 1986-12-05 | 1987-12-04 | Pipeline controlling system |
| DE87117955T DE3787789T2 (de) | 1986-12-05 | 1987-12-04 | Fliessbandsteuerungssystem. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289031A JPH07101385B2 (ja) | 1986-12-05 | 1986-12-05 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142431A JPS63142431A (ja) | 1988-06-14 |
| JPH07101385B2 true JPH07101385B2 (ja) | 1995-11-01 |
Family
ID=17737930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289031A Expired - Lifetime JPH07101385B2 (ja) | 1986-12-05 | 1986-12-05 | 情報処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4901236A (ja) |
| EP (1) | EP0270125B1 (ja) |
| JP (1) | JPH07101385B2 (ja) |
| DE (1) | DE3787789T2 (ja) |
Families Citing this family (8)
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|---|---|---|---|---|
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| JPH0769806B2 (ja) * | 1988-10-14 | 1995-07-31 | 三菱電機株式会社 | データ処理装置 |
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| JP2001229678A (ja) | 1999-12-07 | 2001-08-24 | Toshiba Corp | 半導体記憶装置 |
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| JPS57143640A (en) * | 1981-03-02 | 1982-09-04 | Hitachi Ltd | Data processing device |
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-
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- 1986-12-05 JP JP61289031A patent/JPH07101385B2/ja not_active Expired - Lifetime
-
1987
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- 1987-12-04 EP EP87117955A patent/EP0270125B1/en not_active Expired - Lifetime
- 1987-12-04 US US07/128,795 patent/US4901236A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| EP0270125A2 (en) | 1988-06-08 |
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| JPS63142431A (ja) | 1988-06-14 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |