JPH0789319B2

JPH0789319B2 - デ−タ処理装置における先行制御装置

Info

Publication number: JPH0789319B2
Application number: JP60084397A
Authority: JP
Inventors: 健一和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-04-22
Filing date: 1985-04-22
Publication date: 1995-09-27
Anticipated expiration: 2010-09-27
Also published as: JPS61243536A; US4827402A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、データ処理装置の先行（命令先取り）制御に
関し、特に、一連の命令をパイプライン方式で実行する
型のデータ処理装置における、分岐命令のための先行制
御に関する。

〔発明の背景〕

先行制御方式における分岐命令の取扱い、特に、パイプ
ライン方式のデータ処理装置における分岐命令のための
先行制御に関する問題の一つは、分岐先命令のアドレス
の確定である。先行制御において、分岐先命令を前以て
読出すために、そのアドレスが、分岐命令の指定するい
くつかのレジスタの内容を用いて、早い時期に計算さ
れ、そのアドレスからの読出動作が開始される。ところ
が、このアドレス計算の後で、命令列中の先行命令が実
行され、その結果、先のアドレス計算に用いられたレジ
スタの内容が変更されることが、往々にして生じる。そ
うすると、先に計算されたアドレスからの命令読出しは
無意味なものとなり、改めて、アドレス計算と命令読出
しを行なわなければならない。

特開昭50-39437号公報に記載された制御装置は、前記の
問題を解決するために、各汎用レジスタについてその内
容の変更を行なう命令の存在を表示するレジスタ（GPR
情報レジスタ）と、その命令の実行の終了によつて前記
表示をリセツトする回路とを有し、分岐先命令のアドレ
スの計算は、それに必要なレジスタについての前記表示
がリセツトされている場合にのみ、行なわれるように構
成されている。前記のレジスタとその関連回路のハード
ウエア量は、相当なものである。この装置は、また、分
岐先命令アドレスの計算のための専用の演算器の設置を
考慮しており、この点においてもハードウエア量の増大
を招く。

先行制御方式における分岐命令の扱いについては、過去
にも種々の機構が提案されたが、その多くのものが、過
大な所要ハードウエア量のために、実用化を阻まれてい
る。

〔発明の目的〕

本発明の目的は、先行制御方式における分岐命令の処理
を、小量のハードウエアで、効率良く遂行することにあ
る。

〔発明の概要〕

本発明は、前掲公開公報記載の装置に不可欠なGPR情報
レジスタの類を必要としない。本発明によれば、命令バ
ツフア中で検出された分岐命令のアドレスデータ源（イ
ンデクスレジスタ、ベースレジスタ等）指定部が、レジ
スタ等に保持され、これに基づいて計算されたアドレス
を用いて分岐先命令の読出しが開始される。その後、こ
の保持されたアドレスデータ源情報は、命令レジスタに
入つた先行命令のデータ書込先（演算結果格納レジスタ
等）指定情報と常に比較され、一致が生じれば、先に計
算したアドレスは正しくないことになるから、アドレス
計算とそれに読く命令読出しがやり直される。また、分
岐先命令のアドレスの計算には、複数のオペランドアド
レスを必要とする命令のための、複数のアドレス計算機
構の一つを利用することができる。

前掲公開公報記載の装置におけるGPR情報レジスタは、
無用なアドレス計算とそれによる命令読出動作とを防止
するのに役立つが、しかし、後になつて先行命令が分岐
命令のアドレスデータ源の内容を変更した場合に、正し
い分岐先命令の入手時期がそれによつて早められること
は、ほとんど期待できない。それゆえ、本発明によれ
ば、前掲公開公報記載の装置と比較して、遥かに少ない
ハードウエア量により、ほぼ同程度の分岐命令に関する
先行制御効果が得られる。

〔発明の実施例〕

第２図は、代表的な分岐命令のフオーマットを示す。OP
フイールドは動作を指示し、M1フイールドは分岐条件を
示し、X2及びB2フイールドはそれぞれ汎用レジスタの一
つを指定し、D2フイールドはメモリアドレスにおけるデ
イスプレースメント値を与える。分岐先命令の実効アド
レスは、次式を計算することによつて得られる。ただ
し、括弧はレジスタの内容を表わす。

（X2）＋（B2）＋D2 レジスタ内のオペランドと記憶装置内のオペランドの間
の演算を指定する型の命令は、前記フオーマツトにおけ
るM1フイールドの代りに、第１オペランドを保持すると
ともに演算結果を受けるべきレジスタを指定するR1フイ
ールドを持つ。記憶装置内のオペランド相互の演算を指
定する型の命令（以下SSタイプの命令という）のために
は、ベースレジスタフイールドＢとデイスプレースメン
トフイールドＤからなるデータが、第２図の命令に付加
される。また、レジスタ内のオペランド相互の演算を指
定する命令は、第２図の命令の半分の長さで、第１及び
第２オペランドのためのR1フイールドとR2フイールドを
持つ。このように、本実施例においては、命令の長さに
３種類あり、各命令の長さは、OPフイールドの上位２桁
の値により示される。特に、SSタイプの命令では、この
値は“11"である。

第３図（ａ）は、通常の（分岐命令の先取りが行なわれ
ない）パイプライン方式において、分岐命令を含む命令
列が実行されるタイミングを示す。各命令は、ステージ
D,A,L,E,Pに分けて実行され、相次ぐ命令は、通常、１
ステージずつの遅れを以てパイプラインに入ることがで
き、かくて、複数の命令が、異なるステージにおいて並
行して実行される。

Ｄは命令の解読（デコード）及びオペランドのアドレス
計算をするステージであり、Ａは求められたアドレスを
使つて記憶装置にアクセスするステージであり、Ｌは読
出したオペランドを転送するステージであり、Ｅはオペ
ランドを使つて演算を行なうステージであり、Ｐは演算
結果を各種レジスタに書込むステージである。２つのメ
モリオペランドを持つSSタイプの命令の場合には、Ｄス
テージにおいて２個の加算器を用いて２個のオペランド
アドレスを並列に計算し、Ａステージにおいては求めら
れた２個のアドレスを使つて並列に記憶装置にアクセス
する。通常、分岐先命令の取出しは、分岐命令のD,A,L
ステージの間に行なわれ、分岐先命令を命令バツフアに
取込むのがＥステージである。そのため、第３図（ａ）
に示すように、分岐命令が実行されると、３ステージ分
の遅延が生じる。

第３図（ｂ）は、本発明において分岐命令を含む命令列
が実行されるタイミングを示す。分岐命令３の先取りシ
ーケンスは、命令１の実行と並行して行なわれる。分岐
命令先取りシーケンスにおいて、DPは分岐命令の解読と
分岐先命令のアドレスの計算を行なうステージであり、
APは分岐先命令を記憶装置から読出すステージであり、
LPは記憶装置から分岐先命令を命令バツフアに転送する
ステージである。先取りシーケンス中に行なわれたアド
レス計算に用いられたデータ源の内容が、命令１及び命
令２によつて変更されない限り、分岐先命令は、分岐命
令３に続いて、特別の遅れなしに実行が開始される。

第１図は、本発明による命令制御部の実施例を示す。バ
ツフア記憶装置１から読出された命令は、その時のスト
リーム番号が“0"ならば命令バツフア０（IBR0）10に入
り、ストリーム番号が“1"ならば命令バツフア１（IBR
1）11に入る。今、ストリーム番号は“0"であるとす
る。IBR0（10）内の命令は、命令切出回路30により１命
令ずつ切出され、命令レジスタ（IR）20にセツトされ
て、デコードされる。Ｄステージにおいて、命令のX2フ
イールドとB2フイールドを用いて汎用レジスタ40が読出
され、加算器０（60）でオペランドアドレスが計算され
て、計算されたアドレスがバツフア記憶装置０へ送出さ
れる。IR20にセツトされた命令がSSタイプの命令の場合
には、加算器０（60）を用いた第１オペランドのアドレ
ス計算と、加算器１（61）を用いた第２オペランドのア
ドレス計算が同時に行なわれ、それぞれの求まつたアド
レスがバツフア記憶装置０とバツフア記憶装置１に送出
される。バツフア記憶装置０はオペランドのみを収容
し、記憶装置１はオペランドと命令の双方を収容してい
る。命令のデコード及びアドレス計算が完了すると、デ
コードステージ制御回路33がデコード成功信号330を送
出する。デコードステージ制御回路33は、ストリーム番
号103の管理も行なつており、分岐が成功するとストリ
ーム番号103を切替える。

分岐命令切出回路31は、IBR0（10）より１命令を切出し
て、命令先取レジス（PRIR）21にセツトする。この切出
しは、IR20のための命令切出回路30とは独立に、それと
並行して行なわれる。PRIR21にセツトされた命令は、分
岐命令検出回路36により分岐命令か否かが判断され、そ
の結果は出力線101に送出される。PRIR21にセツトされ
た命令が分岐命令でない場合には、出力線101に“0"が
生じる。これに応じて、分岐命令切出回路31は、PRIR21
中の命令コードの上位２ビット100から命令長を知り、
次の命令の切出位置を指示する命令バツフアポインタを
更新し、その値に基づき、次の１命令を切出して、PRIR
21にセツトする。他方、PRIR21にセツトされた命令が分
岐命令の場合には、分岐命令検出回路36の出力線101に
は“1"が現われる。これに応じて、分岐命令切出回路31
中の命令バツフアポインタが凍結され、その結果、PRIR
21中にこの分岐命令がホールドされる。このホールド
は、この分岐命令がIR20に送られてそのＤステージが完
了するまで続く。

PRIR21に分岐命令がホールドされると、そのX2フイール
ドとB2フイールドを用いて、加算器１（61）による分岐
先アドレスの計算が試みられる。このとき、IR20にある
命令がSSタイプの命令であれば、加算器１（61）は第２
オペランドアドレスの計算を行なう。SSタイプの命令の
場合にはIR20の上位２ビツトが“11"であり、この信号4
00が加算器１（61）の入力セレクタ70,71,72を制御し
て、IR20の第２オペランドアドレスデータ源を選択させ
る。ただし、SSタイプ命令の第２オペランドのアドレス
計算に用いられるレジスタは１個なので、セレクタ72は
０を選択する。この場合、PRIR21の分岐命令の分岐先ア
ドレスの計算は待たされる。IR20にセツトされた命令が
SSタイプの命令でない場合には、セレクタ70,71,72はPR
IR21の出力を選択するので、分岐先アドレスの計算が加
算器１（61）で行なわれ、求まつたアドレスをバツフア
記憶装置１へ送出する。分岐先命令読出制御回路50は、
これを認識し、読出リクエスト（REQ）線106を“1"にす
る。すなわち、第３図（ｂ）において、命令１のＤステ
ージと分岐先命令読出しのDPステージが、同時に動作し
ている。

第３図（ｂ）に示すように、DPステージで分岐先アドレ
スを計算する時点では、命令２以降の命令はまだデコー
ドされておらず、したがつて、DPステージでのアドレス
計算に用いられたX2,B2等のレジスタの内容が、命令２
以降の命令によつて書替えられるのかどうかが不明であ
る。もしも、これらのレジスタの内容が書替えられるの
であれば、DPステージで計算された分岐先アドレスは、
無効にされなければならない。

前掲公開公報記載の装置は、各命令が内容の書替えを行
なうレジスタと、その書替えが終了したことを、GPR情
報レジスタに記録し、所要レジスタが書替えを受けない
か又は書替えが終つたことを確認してから、分岐先アド
レスの計算を行なう。そのために、大量のハードウエア
を必要とする。しかも、このようにしても、書替えが行
なわれる場合に正しい分岐先アドレスの計算が可能にな
るのは、先行命令のＰステージが終了した後である。

本発明は、前記のように、分岐命令が命令バツフア中で
発見されると、加算器が使用可能である限り、直ちに分
岐先アドレスの計算を実行する。しかし、分岐先命令読
出制御回路50は、読出リクエスト60を送出した後、以下
詳述するように、分岐先アドレスの計算に用いられたレ
ジスタの内容が変更されたか否かを監視する。第３図
（ｂ）を参照すれば、分岐命令先取シーケンスのAPステ
ージにおいて、命令２はＤステージにある。この時、IR
20には命令２が入つており、PRIR21には分岐命令３がホ
ールドされている。

PRIR21のX2フイールドとB2フイールドが、IR20のR1（演
算結果の書込まれるレジスタ）フイールドと、比較器34
及び35によりそれぞれ比較される。両比較の結果のOR出
力線105が“0"であれば、X2レジスタとB2レジスタの書
替えはなく、したがつて、DPステージで計算されたアド
レスは有効である。しかし、これが“1"ならば、少なく
とも一方のレジスタの書替えが行なわれるはずであり、
したがつて、DPステージで計算されたアドレスは無効で
ある。この比較は、当該分岐命令３がIR20にセツトされ
るまで続く。

第３図（ｂ）の場合、比較結果線105は“0"で、分岐命
令先取シーケンスのDP,DA,DLステージは有効である。分
岐先命令のＤステージは、分岐命令３のＤステージが終
り次第開始することができ、遅滞は生じない。

第３図（ｃ）は、命令２が分岐命令３のX2又はB2フイー
ルドが指示するレジスタの少なくとも一方を書替える場
合を示す。比較結果線105が“1"になると、分岐先命令
読出制御回路50は、DPステージにおけるアドレス計算を
無効にする。やがて、分岐命令３がIR20にセツトされる
と、そのＤステージにおいて再度分岐先アドレスが計算
され、分岐先命令読出制御回路50は、分岐命令を識別す
る分岐命令デコーダ32の出力と、デコード成功信号330
のAND出力線104上の信号によりトリガされて、分岐先命
令の読出しを改めて開始する。命令２のレジスタ書込み
はそのＰステージで行なわれるから、出力線104が“1"
になるのは、命令２のＰステージの次のサイクルであ
る。分岐先命令の読出しは、分岐命令３のD,A,Lステー
ジを経て行なわれるから、分岐先命令のＤステージは、
第３図（ａ）の場合と同様に遅れてしまう。このような
場合の動作は、前掲公開公報記載の装置でも全く同じで
ある。

第４図は、第１図中の分岐命令切出回路31の詳細を示
す。この回路は、IBR0（10）のためのポインタ（0OPR）
3100、加算器3102、セレクタ3104、レジスタ3106、セレ
クタ3108と、IBR1（11）のためのポインタ（1OPR）310
1、加算器3103、セレクタ3105、レジスタ3107、セレク
タ3109の、２組の同型の要素群を有する。

今、IBR0（10）に分岐命令以外の命令が格納されてお
り、ストリーム番号は“0"とする。ポインタ3100とPRIR
21の上位２ビツト（ILCP）100により命令長が選択され
て、加算機3102で次のポインタ値が計算される。この場
合、分岐命令のデコード成功信号（分岐DSQ）104は“0"
なので、線3149は“0"であり、セレクタ3104は加算器31
02の出力を選択する。PRIR21にセツトされた命令が分岐
命令でない場合は、線101は“0"となり、現在、ストリ
ーム番号103は“0"なので、レジスタ3106のセツト信号3
150が“1"となり、レジスタ3106には次の命令のポイン
タ値が形成される。レジスタ3106の内容を用いて、IBR0
（10）の出力線200からセレクタ3108により、次の１命
令を切出す。ストリーム番号103は“0"なので、セレク
タ3110はセレクタ3108の出力を選択する。PRIR21にセツ
トされた命令が分岐命令の場合には、線101は“1"とな
るので、レジスタ3106のセツト信号3150は“0"となり、
レジスタ3106は更新されない。すなわち、レジスタ3106
は分岐命令の切出位置を示している。したがつて、線20
2は分岐命令を出力する。

IR20に分岐命令がセツトされ、分岐命令のＤステージが
完了すると、線104が“1"となる。ストリーム番号103は
まだ“0"なので、IBR1（11）用のセレクタ3105は線3151
上の“1"により加算器１の出力線102を選択し、また、
レジスタ3107のセツト信号3152も“1"となるので、線10
2上の加算器１（61）の出力の下位３ビツトがレジスタ3
107にセツトされる。分岐が成功した場合、ストリーム
番号103は“1"となり、セレクタ3110が切替えられて、
使用する命令バツフアはIBR1（11）に移行する。この場
合に備えて、先程、分岐先アドレス（すなわち初期値）
の下位３ビツト102を、レジスタ3107にセツトしたので
ある。以後、IBR0（10）を用いる場合と同じように、加
算器3103、セレクタ3105、レジスタ3107、セレクタ310
9、セレクタ3110は動作する。この場合、ストリーム番
号103が“1"となつている点が前と違う点である。

分岐が不成功の場合、分岐命令のＤステージが完了する
と線104が“1"となり、分岐命令の次の命令のためのポ
インタ値は、レジスタ3106のセツト信号3150が“1"とな
ることにより、レジスタ3106にセツトされる。そして、
この場合、ストリーム番号103は“0"のままであるか
ら、セレクタ3110は、セレクタ3108からの、IBR0（10）
から切出された命令を選択し、以下、前に述べたと全く
同じ動作が続く。

第５図は、第１図における分岐先命令読出制御回路50を
更に詳細に示した図である。PRIR21にセツトされた命令
が分岐命令であると、線101は“1"となる。前に述べた
ように、そのときIR20にセツトされている命令の上位２
ビツトからの線400が、“11"でない（すなわちSSタイプ
の命令でない）場合、加算器１（61）で分岐先アドレス
の計算をし、バツフア記憶装置１へリクエスト106を出
すことができる。第５図において、線101が“1"で、線4
00が“11"でない場合、フリツプフロツプ5000がセツト
される。フリツプフロツプ5000は、デイレイフリツプフ
ロツプ5010により一定時間後にリセツトされて、１サイ
クルパルスを線5100に出力する。この信号により読出リ
クエスト106に“1"が送出される。

一方、フリツプフロツプ5000の出力は、プリデコード有
効フリツプフロツプ5020をセツトする。しかし、比較器
34,35の出力のORゲート信号線105が“1"になると、フリ
ツプフロツプ5020がリセツトされる。すなわち、その後
にIR20にセツトされた命令がDPステージでのアドレス計
算に使用したX2及びB2フイールドの少なくとも一方が指
定するレジスタを書替える場合、フリツプフロツプ5020
がリセツトされる。IR20に分岐命令がセツトされた後Ｄ
ステージが完了すると、線104が“1"となる。この時、
フリツプフロツプ5020の出力線5021が“0"、すなわちDP
ステージで計算したアドレスが無効であれば、線104に
よりリクエスト線106を改めて“1"とする。一方、線502
1が“1"、すなわちDPステージで計算したアドレスが有
効の場合、リクエスト線106は“0"に保たれ、バツフア
記憶装置１の再読出しは行なわれない。線104が“1"に
なると、フリツプフロツプ5020はリセツトされて初期状
態に戻り、次の分岐命令を捜す動作に移る。

なお、以上の説明は、本発明による先行制御に必要な部
分のみを示したものである。従来のパイプライン方式デ
ータ処理装置においては、先行制御機構を持たないもの
でも、パイプライン内で実行中の命令が書替えるレジス
タと分岐命令がアドレス計算に使うレジスタとの間に一
致するものがあるか否かを監視して、一致するものがな
い場合にのみ分岐先命令の読出しを許容する機構が、必
ず備えられているものである。この機構は、本発明の実
施に際して何の変更も受けない。

〔発明の効果〕本発明によれば、レジスタ類の内容の変更の予定や完了
を記録・調査する機構を必要とせず、分岐先命令の先取
りのためのアドレス計算の有効性は、簡単な比較回路に
よつて確認できる。したがつて、少量のハードウエアを
追加するだけで、分岐命令の処理を大幅に促進できる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツクダイヤグラム、第
２図は分岐命令のフオーマツト図、第３図は分岐命令を
含む命令列のパイプライン方式による実行のタイムチャ
ート、第４図は第１図における分岐命令切出回路のブロ
ツクダイヤグラム、第５図は第１図における分岐先命令
読出制御回路のブロツクダイヤグラムである。 10,11……命令バツフア、20……命令レジスタ、21……
分岐命令保持用の先取レジスタ、34,35……レジスタの
一致を検出するための比較器、36……分岐命令検出回
路、50……分岐先命令読出制御回路、61……分岐先アド
レスの計算と第２オペランドアドレスの計算に共用され
る加算器。

Claims

【特許請求の範囲】

【請求項１】実行中の命令に後続する予め読出された少
なくとも１個の命令を保持する命令バツフアと、前記命
令バツフアから実行のために取出された命令を少なくと
も解読期間中保持する命令レジスタと、前記命令バツフ
ア中の分岐命令を検出する手段と、前記の検出された分
岐命令に含まれている分岐先命令アドレスの決定に必要
なデータが存在するデータ源を指定するアドレスデータ
源指定情報を保持するための保持手段と、前記保持手段
中のアドレスデータ源指定情報が示すデータ源中のデー
タを用いて分岐先命令のアドレスを計算するアドレス計
算手段と、前記の計算されたアドレスからの命令読出し
を開始する分岐先命令読出制御手段と、前記保持手段中
のアドレスデータ源指定情報と前記命令レジスタ中の先
行命令の演算結果書込先指定情報との一致を検出する手
段と、前記の一致の検出に応答して先に開始した命令読
出しを無効にするとともに前記アドレス計算手段と前記
分岐先命令読出手段を再動作させる手段とを備えた、デ
ータ処理装置における先行制御装置。
【請求項２】特許請求の範囲１において、そのアドレス
計算手段は複数のオペランドアドレス計算手段の一つと
演算器を共有する先行制御装置。