JPH0732256B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH0732256B2 JPH0732256B2 JP61065324A JP6532486A JPH0732256B2 JP H0732256 B2 JPH0732256 B2 JP H0732256B2 JP 61065324 A JP61065324 A JP 61065324A JP 6532486 A JP6532486 A JP 6532486A JP H0732256 B2 JPH0732256 B2 JP H0732256B2
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- JP
- Japan
- Prior art keywords
- layer
- thin film
- film transistor
- conductivity type
- tft
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Description
【発明の詳細な説明】 〔概要〕 逆スタガード形薄膜トランジスタのON・OFF比を向上す
るため、アモルファス・シリコン層をプラズマ化学気相
成長法により形成する際に、シランに対するジボランの
添加量を次第に増加させて形成することにより、該アモ
ルファス・シリコン層の導電形を電子導電形より真性導
電形に徐々に変えて形成する方法。
るため、アモルファス・シリコン層をプラズマ化学気相
成長法により形成する際に、シランに対するジボランの
添加量を次第に増加させて形成することにより、該アモ
ルファス・シリコン層の導電形を電子導電形より真性導
電形に徐々に変えて形成する方法。
本発明はOFF電流を低減させた薄膜トランジスタの製造
方法に関する。
方法に関する。
薄膜トランジスタ（略称TFT）はプラズマ化学気相成長
法（略称P-CVD法）や真空蒸着法などの薄膜形成技術を
用いてガラスなどの絶縁基板上にアモルファス・シリコ
ン（以下略してa-Si）からなる半導体層，窒化珪素や二
酸化珪素などの絶縁層や金属層などを形成すると共に、
これと写真蝕刻技術（ホトリソグラフィ）を組合わせて
微細パターンを選択エッチングすることにより作られて
いる。
法（略称P-CVD法）や真空蒸着法などの薄膜形成技術を
用いてガラスなどの絶縁基板上にアモルファス・シリコ
ン（以下略してa-Si）からなる半導体層，窒化珪素や二
酸化珪素などの絶縁層や金属層などを形成すると共に、
これと写真蝕刻技術（ホトリソグラフィ）を組合わせて
微細パターンを選択エッチングすることにより作られて
いる。
かかる技術を使用すると広い面積に亙ってトランジスタ
・アレイを形成できることからTFTはアクティブマトリ
ックス形の液晶表示パネルやエレクトロルミネッセンス
（略称EL）表示パネルにおけるスイッチング素子として
使用されている。
・アレイを形成できることからTFTはアクティブマトリ
ックス形の液晶表示パネルやエレクトロルミネッセンス
（略称EL）表示パネルにおけるスイッチング素子として
使用されている。
かかる用途においては各トランジスタは何れも無欠陥で
あると共にON・OFF比が優れていることが必要である。
あると共にON・OFF比が優れていることが必要である。
アクティブマトリックス形の液晶表示パネルやEL表示パ
ネルに使用するTFTには逆スタガード形が多い。
ネルに使用するTFTには逆スタガード形が多い。
第２図は逆スタガード形TFTの断面構造を示すもので、
この製造方法を簡単に説明すると次のようになる。
この製造方法を簡単に説明すると次のようになる。
ガラス基板１の上に真空蒸着法によりクローム（Cr）を
約1000Åの厚さに形成し、写真蝕刻技術を用いてゲート
電極２をパターンニングする。
約1000Åの厚さに形成し、写真蝕刻技術を用いてゲート
電極２をパターンニングする。
次に、P-CVD法を用い、窒化珪素層（SiN層）を約3000Å
の厚さに形成してゲート絶縁層３を形成する。
の厚さに形成してゲート絶縁層３を形成する。
次に、この上に同様にP-CVD法を用いてa-Si層を約1000
Åの厚さに形成して半導体層４を形成した後、この上に
同様にP-CVD法により二酸化珪素（SiO2）層を約1000Å
の厚さに形成し、チャネル保護層５とする。
Åの厚さに形成して半導体層４を形成した後、この上に
同様にP-CVD法により二酸化珪素（SiO2）層を約1000Å
の厚さに形成し、チャネル保護層５とする。
次に、ゲート電極２の直上部にレジストパターンを形成
した後、化学エッチングしてチャネル保護層５の部分の
みを残してSiO2層を除去した後、そのままの状態でP-CV
D法によりｎ＋ａ・Si層を約500Åの厚さに形成してコン
タクト層６を形成する。
した後、化学エッチングしてチャネル保護層５の部分の
みを残してSiO2層を除去した後、そのままの状態でP-CV
D法によりｎ＋ａ・Si層を約500Åの厚さに形成してコン
タクト層６を形成する。
次に、この上に真空蒸着法によりアルミニウム（Al）を
約1000Åを厚さに形成した後、チャネル保護層５の上の
レジストを溶解除去する。
約1000Åを厚さに形成した後、チャネル保護層５の上の
レジストを溶解除去する。
次にTFT形成領域のみにレジストを被覆し、これをマス
クとしてAl層,n＋a-Si層,a-Si層,SiN層と順次エッチン
グして素子分離を行うことにより、ドレイン電極７とソ
ース電極８を上部に備えた逆スタガード形TFTが形成さ
れている。
クとしてAl層,n＋a-Si層,a-Si層,SiN層と順次エッチン
グして素子分離を行うことにより、ドレイン電極７とソ
ース電極８を上部に備えた逆スタガード形TFTが形成さ
れている。
かゝるスタガード形TFTにおいて、ON状態では電流はゲ
ート電極２の上に形成されている半導体層４を通ってソ
ース電極８とドレイン電極７との間を流れるが、シラン
（SiH4）を反応ガスとしてプラズマ分解して形成されて
いるa-Si層はそのまゝでは導電形がｎ形の半導体であ
り、そのためにOFF状態でも電極間の抵抗は充分には高
くなく、それによりON・OFF比として６〜７桁程度しか
とることができず、この改良が要望されていた。
ート電極２の上に形成されている半導体層４を通ってソ
ース電極８とドレイン電極７との間を流れるが、シラン
（SiH4）を反応ガスとしてプラズマ分解して形成されて
いるa-Si層はそのまゝでは導電形がｎ形の半導体であ
り、そのためにOFF状態でも電極間の抵抗は充分には高
くなく、それによりON・OFF比として６〜７桁程度しか
とることができず、この改良が要望されていた。
以上記したように従来のTFTはOFF電流が充分に少なくな
いためにスイッチングに際してON・OFF比が高くないこ
とが問題である。
いためにスイッチングに際してON・OFF比が高くないこ
とが問題である。
上記の問題は逆スタガード形TFTの製造プロセスにおい
て、a-Si層をP-CVD法により形成する際に、シランに対
するジボランの添加量を徐々に増加させ、該a-Si層の導
電形を当初の電子導電形より徐々に真性導電形に変化さ
せて形成するTFTの製造方法をとることにより解決する
ことができる。
て、a-Si層をP-CVD法により形成する際に、シランに対
するジボランの添加量を徐々に増加させ、該a-Si層の導
電形を当初の電子導電形より徐々に真性導電形に変化さ
せて形成するTFTの製造方法をとることにより解決する
ことができる。
本発明はON電流をそのままとしてOFF電流を減少させる
方法として半導体層４においてチャネル保護層５に近い
側を高抵抗化することにより実現するものである。
方法として半導体層４においてチャネル保護層５に近い
側を高抵抗化することにより実現するものである。
すなわちゲート電極２とアース間に電圧を印加すると半
導体層４の中にチャネルが形成されてドレイン電極７と
ソース電極８間がON状態となり、一方ゲート電極に電圧
の印加が無い場合はOFF状態となるが、シラン（SiH4）
のプラズマ分解によって得られるa-Si半導体層はもとも
と僅かながらｎ形の導電性を示しているためにOFF電流
が充分に低くすることはできない。
導体層４の中にチャネルが形成されてドレイン電極７と
ソース電極８間がON状態となり、一方ゲート電極に電圧
の印加が無い場合はOFF状態となるが、シラン（SiH4）
のプラズマ分解によって得られるa-Si半導体層はもとも
と僅かながらｎ形の導電性を示しているためにOFF電流
が充分に低くすることはできない。
そこで、本発明は半導体層４をP-CVD法により形成する
際にSiH4の中に三価の元素を僅かづつ導入し、層形成が
終わる段階で真性導電形となるようにするものである。
際にSiH4の中に三価の元素を僅かづつ導入し、層形成が
終わる段階で真性導電形となるようにするものである。
すなわち、SiH4を反応ガスとしてP-CVD装置に供給してP
-CVDを行い、予定膜厚の約1/2まで成長させた段階から
ジボラン（B2H6）の添加を開始し、この量を次第に増加
させて成長するa-Si層の抵抗率を高め、最終段階で真性
導電体とするものである。
-CVDを行い、予定膜厚の約1/2まで成長させた段階から
ジボラン（B2H6）の添加を開始し、この量を次第に増加
させて成長するa-Si層の抵抗率を高め、最終段階で真性
導電体とするものである。
このようにすると、TFTのOFF時の電流値はチャネル保護
層５と接する半導体層４の抵抗によって決まることから
OFF電流の減少が実現する。
層５と接する半導体層４の抵抗によって決まることから
OFF電流の減少が実現する。
逆スタガード形TFTの製造に当たり、今まで半導体層の
形成はP-CVD装置にゲート絶縁層３の形成が終わった被
処理基板をセットし、水素（H2）ガスをキャリァとしSi
H4を濃度10％とし、流量を200（SCCM Standard Cubic C
entimeterの略）に調節して行っていた。
形成はP-CVD装置にゲート絶縁層３の形成が終わった被
処理基板をセットし、水素（H2）ガスをキャリァとしSi
H4を濃度10％とし、流量を200（SCCM Standard Cubic C
entimeterの略）に調節して行っていた。
そこで、本発明は予定する膜厚1000Åの1/2の厚さであ
る約500Åの膜厚にまでa-Siが成長した段階で濃度0.01
％のB2H6の導入を開始し、最終段階で流量を0.01SCCMに
した。
る約500Åの膜厚にまでa-Siが成長した段階で濃度0.01
％のB2H6の導入を開始し、最終段階で流量を0.01SCCMに
した。
このようにすると、最終段階ではSiH4に対するB2H6の添
加量は0.5ppmとなりa-Siは真性導電形となる。
加量は0.5ppmとなりa-Siは真性導電形となる。
第１図は処理時間に対するSiH4とB2H6との添加量の関係
を示す実施例であって、横軸にはプラズマCVDの処理時
間を、また縦軸にはSiH4の流量とB2H6の流量を記してあ
る。
を示す実施例であって、横軸にはプラズマCVDの処理時
間を、また縦軸にはSiH4の流量とB2H6の流量を記してあ
る。
このようにして形成した厚さが1000Åのa-Si層を備え、
ゲート長が10μm,ゲート幅が200μのTFTについてゲート
電極に10V,ドレイン電極に10Vの電圧を印加してON電流
とOFF電流を測定したところ、ON電流は10-5Aと従来と変
わらないが、OFF電流は10-13Aと従来の10-11Aより２桁
向上することができた。
ゲート長が10μm,ゲート幅が200μのTFTについてゲート
電極に10V,ドレイン電極に10Vの電圧を印加してON電流
とOFF電流を測定したところ、ON電流は10-5Aと従来と変
わらないが、OFF電流は10-13Aと従来の10-11Aより２桁
向上することができた。
このように本発明の実施によりON・OFF比を８桁にまで
向上することができた。
向上することができた。
以上記したように本発明の実施によりOFF電流を低減す
ることができ、TFTの品質向上が可能となる。
ることができ、TFTの品質向上が可能となる。
【図面の簡単な説明】 第１図はa-Si半導体層の形成条件を示す説明図、 第２図は逆スタガード形TFTの断面構造図、 である。 図において、 ２はゲート電極、４は半導体層、５はチャネル保護層、
６はコンタクト層、７はドレイン電極、８はソース電
極、
６はコンタクト層、７はドレイン電極、８はソース電
極、
Claims (1)
- 【請求項１】逆スタガード形薄膜トランジスタの製造プ
ロセスにおいて、アモルファス・シリコン層をプラズマ
化学気相成長法により形成する際に、シランに対するジ
ボランの添加量を徐々に増加させ、該アモルファス・シ
リコン層の導電形を当初の電子導電形より徐々に真性導
電形に変化させて形成することを特徴とする薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065324A JPH0732256B2 (ja) | 1986-03-24 | 1986-03-24 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065324A JPH0732256B2 (ja) | 1986-03-24 | 1986-03-24 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62221160A JPS62221160A (ja) | 1987-09-29 |
| JPH0732256B2 true JPH0732256B2 (ja) | 1995-04-10 |
Family
ID=13283615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065324A Expired - Lifetime JPH0732256B2 (ja) | 1986-03-24 | 1986-03-24 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732256B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02275672A (ja) * | 1989-03-30 | 1990-11-09 | Nippon Steel Corp | 薄膜トランジスター |
-
1986
- 1986-03-24 JP JP61065324A patent/JPH0732256B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62221160A (ja) | 1987-09-29 |
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