JPH04236480A - 半導体パッケージのソルダレス実装接合構造及びその半導体パッケージ - Google Patents
半導体パッケージのソルダレス実装接合構造及びその半導体パッケージInfo
- Publication number
- JPH04236480A JPH04236480A JP3005073A JP507391A JPH04236480A JP H04236480 A JPH04236480 A JP H04236480A JP 3005073 A JP3005073 A JP 3005073A JP 507391 A JP507391 A JP 507391A JP H04236480 A JPH04236480 A JP H04236480A
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- JP
- Japan
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- semiconductor package
- package
- semiconductor
- soldering
- connector
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- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/301—Assembling printed circuits with electric components, e.g. with resistors by means of a mounting structure
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体パッケージとプ
リント回路基板とのソルダレス実装接合構造、及びその
半導体パッケージに関する。
リント回路基板とのソルダレス実装接合構造、及びその
半導体パッケージに関する。
【０００２】
【従来の技術】従来の半導体パッケージとプリント回路
基板との実装接合構造は、フラットＩＣ、ＴＡＢ、ＣＯ
Ｂ実装のようにプリント回路基板上へ、半導体のリード
端子を載せて半田付け、或は、ＰＧＡ実装のように基板
のスルーホールを利用した半田付け、という各種加熱方
式で、半導体を半田付けする接合構造であった。
基板との実装接合構造は、フラットＩＣ、ＴＡＢ、ＣＯ
Ｂ実装のようにプリント回路基板上へ、半導体のリード
端子を載せて半田付け、或は、ＰＧＡ実装のように基板
のスルーホールを利用した半田付け、という各種加熱方
式で、半導体を半田付けする接合構造であった。
【０００３】
【発明が解決しようとする課題】しかし前述の従来技術
では、半導体の多ピン化、リード端子のファインピッチ
化に伴い、半田ブリッジ、リード浮きによる接触不良等
の半田付け不良が多発、半導体パッケージへの熱ストレ
ス印加による、パッケージ割れ、半導体ピッチの破壊等
の不良発生、という問題があった。そこで、本発明はこ
の様な問題点を解決するもので、その目的とするところ
は、半導体とプリント回路基板との実装接合において、
コネクタ構造を有する半導体パッケージを用いることに
より、半導体パッケージに熱ストレスを与える半田付け
工程をなくし、半田付け不良、半導体素子不良の撲滅を
可能とするものである。
では、半導体の多ピン化、リード端子のファインピッチ
化に伴い、半田ブリッジ、リード浮きによる接触不良等
の半田付け不良が多発、半導体パッケージへの熱ストレ
ス印加による、パッケージ割れ、半導体ピッチの破壊等
の不良発生、という問題があった。そこで、本発明はこ
の様な問題点を解決するもので、その目的とするところ
は、半導体とプリント回路基板との実装接合において、
コネクタ構造を有する半導体パッケージを用いることに
より、半導体パッケージに熱ストレスを与える半田付け
工程をなくし、半田付け不良、半導体素子不良の撲滅を
可能とするものである。
【０００４】
【課題を解決するための手段】本発明の半導体パッケー
ジのソルダレス実装接合構造は、半導体パッケージにコ
ネクタ構造を持たせプリント回路基板上のコネクタと接
合させたことを特徴とする。
ジのソルダレス実装接合構造は、半導体パッケージにコ
ネクタ構造を持たせプリント回路基板上のコネクタと接
合させたことを特徴とする。
【０００５】
【作用】本発明は、コネクタ構造を有するパッケージを
用いて、プリント回路基板上に実装されたコネクタと接
合させることにより、半導体への加熱工程となる半田付
けをなくし、チップ自体、及びパッケージングの信頼性
を損なうことなく、ファインピッチ半導体パッケージの
半田付け不良の発生をなくすことができる。
用いて、プリント回路基板上に実装されたコネクタと接
合させることにより、半導体への加熱工程となる半田付
けをなくし、チップ自体、及びパッケージングの信頼性
を損なうことなく、ファインピッチ半導体パッケージの
半田付け不良の発生をなくすことができる。
【０００６】
【実施例】以下、本発明の実施例について詳細に説明す
る。
る。
【０００７】図１は、多ピン構造を有する半導体パッケ
ージの簡略化断面図である。１はオスコネクタ構造、２
は金メッキリード、３は半導体チップである。金メッキ
リード２と半導体チップ３とは金ワイヤボンディング４
で接続されており、全体をモールド材５で、パッケージ
ングすることにより半導体パッケージＰが構成されてい
る。金メッキリード２の先端部のモールドにオスコネク
タ構造を持たせ、プリント回路基板上のメスコネクタ（
図３参照）と接合させる。
ージの簡略化断面図である。１はオスコネクタ構造、２
は金メッキリード、３は半導体チップである。金メッキ
リード２と半導体チップ３とは金ワイヤボンディング４
で接続されており、全体をモールド材５で、パッケージ
ングすることにより半導体パッケージＰが構成されてい
る。金メッキリード２の先端部のモールドにオスコネク
タ構造を持たせ、プリント回路基板上のメスコネクタ（
図３参照）と接合させる。
【０００８】ここで、オスコネクタの構造、形状は、種
々で考えられる。例えば、図２のＱｕａｄ Ｆｌａｔ
コネクタ図のように、１〜Ｎ列のリードを並べ角の１つ
へ、誤挿入防止部６を設けておくことにより、方向を間
違える誤差しを防ぎながら、多ピン化に対応できる。
々で考えられる。例えば、図２のＱｕａｄ Ｆｌａｔ
コネクタ図のように、１〜Ｎ列のリードを並べ角の１つ
へ、誤挿入防止部６を設けておくことにより、方向を間
違える誤差しを防ぎながら、多ピン化に対応できる。
【０００９】一方、プリント回路基板１０上には、図３
のように、スルーホールメスコネクタ１１、或は表面実
装メスコネクタ１２を用いることにより、半導体パッケ
ージを加熱することになく、実装できる。従って、半導
体チップとパッケージへの熱ストレスの印加をなくし、
プリント回路基板との実装接合後の、信頼性を損なうこ
とがない。又、半田付け工程をなくすことにより、半田
付け不良の発生をなくすことができる。
のように、スルーホールメスコネクタ１１、或は表面実
装メスコネクタ１２を用いることにより、半導体パッケ
ージを加熱することになく、実装できる。従って、半導
体チップとパッケージへの熱ストレスの印加をなくし、
プリント回路基板との実装接合後の、信頼性を損なうこ
とがない。又、半田付け工程をなくすことにより、半田
付け不良の発生をなくすことができる。
【００１０】
【発明の効果】本発明は、半導体パッケージにコネクタ
構造を持たせるという、簡単な構造によって、半田付け
工程をなくし、半導体チップ、及びパッケージを熱スト
レスからの解放をすることができ、またファインピッチ
多ピンリードの半田付け不良を撲滅することができると
いう効果を有する。
構造を持たせるという、簡単な構造によって、半田付け
工程をなくし、半導体チップ、及びパッケージを熱スト
レスからの解放をすることができ、またファインピッチ
多ピンリードの半田付け不良を撲滅することができると
いう効果を有する。
【図１】本発明のコネクタ構造を有する半導体パッケー
ジの簡略化断面図。
ジの簡略化断面図。
【図２】Ｑｕａｄ Ｆｌａｔオスコネクタを有するパ
ッケージの２つの例を同時に示す平面図。
ッケージの２つの例を同時に示す平面図。
【図３】プリント回路基板上のスルーホールメスコネク
タ、表面実装メスコネクタを示す断面図。
タ、表面実装メスコネクタを示す断面図。
１ オスコネクタ部
２ 金メッキリード部
３ 半導体チップ
４ 金ワイヤー
５ モールド
６ 誤挿入防止部
Claims (2)
- 【請求項１】 半導体パッケージにコネクタ構造を持
たせ、プリント回路基板上のコネクタと接合させたこと
を特徴とする半導体パッケージのソルダレス実装結合構
造。 - 【請求項２】 プリント回路基板上のコネクタと接合
するコネクタ構造を有することを特徴とする半導体パッ
ケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005073A JPH04236480A (ja) | 1991-01-21 | 1991-01-21 | 半導体パッケージのソルダレス実装接合構造及びその半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005073A JPH04236480A (ja) | 1991-01-21 | 1991-01-21 | 半導体パッケージのソルダレス実装接合構造及びその半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04236480A true JPH04236480A (ja) | 1992-08-25 |
Family
ID=11601213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005073A Pending JPH04236480A (ja) | 1991-01-21 | 1991-01-21 | 半導体パッケージのソルダレス実装接合構造及びその半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04236480A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6992378B2 (en) * | 2000-12-30 | 2006-01-31 | Intel Corporation | Socket and package power/ground bar apparatus that increases current carrying capacity resulting in higher IC power delivery |
-
1991
- 1991-01-21 JP JP3005073A patent/JPH04236480A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6992378B2 (en) * | 2000-12-30 | 2006-01-31 | Intel Corporation | Socket and package power/ground bar apparatus that increases current carrying capacity resulting in higher IC power delivery |
| US7161243B2 (en) | 2000-12-30 | 2007-01-09 | Intel Corporation | System and apparatus for socket and package power/ground bar to increase current carrying capacity for higher IC power delivery |
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