JPH04238542A - エミュレーション装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はエミュレーション装置に
関し、特にエミュレーションのターゲットとなるマイコ
ンのメモリ空間にマッピングしたレジスタによりエミュ
レーション動作を制御するエミュレーション装置に関す
る。

【０００２】

【従来の技術】近年シングルチップマイクロコンピュー
タ（以下“シングルチップマイコン”と称す）の高機能
化，高性能化にともない、シングルチップマイコンを制
御するプログラム量が増加する傾向にある。一方でシン
グルチップマイコンを内蔵した制御機器のライフサイク
ルが短期化しており、いかに短期間でプログラムの開発
及びデバックを行なうかがますます重要になってきてい
る。

【０００３】一般に、シングルチップマイコンのプログ
ラム開発及びデバックにエミュレーション装置と呼ばれ
るデバッガを使用する。エミュレーション装置は対象と
なるシングルチップマイコンと同一動作条件のもとで、
開発したプログラムのエミュレーションを行なうツール
である。短期間でプログラムの開発，デバックを行なう
ために、操作性の良いデバッガが要望されている。シン
グルチップマイコンでは通常中央処理装置（以下“ＣＰ
Ｕ”と称す）を共通としてタイマ，シリアル等の内蔵周
辺機能が異なる製品を多品種開発する。しかし各製品毎
にエミュレーション装置を開発するのは効率が悪いため
に、ＣＰＵの機能をエミュレーションする回路で構成す
るユニットは共通にして、製品毎に異なる周辺機能をエ
ミュレートする回路で構成するユニットのみをボード交
換等を行なうことで対応している。

【０００４】図４に従来のエミュレーション装置のブロ
ック図を示めす。本エミュレーション装置３０は筐体内
に格納されＣＰＵエミュレーションユニット２と周辺機
能のエミュレーションを行なう周辺エミュレーションユ
ニット３１と、ターゲットプローブ１０で構成している
。

【０００５】ＣＰＵエミュレーションユニット２はＣＰ
Ｕ機能のエミュレーションを行なうＣＰＵエミュレータ
５とエミュレーション装置３０全体の動作を制御するマ
イクロコンピュータ４で構成しており、エミュレーショ
ンバス１６で接続している。マイクロコンピュータ４か
らスーパバイザ割込み要求信号１４をＣＰＵエミュレー
タ５へ供給し、ＣＰＵエミュレータ５からマイクロコン
ピュータ４へスーパバイザモード信号１５を供給する。

【０００６】マイクロコンピュータ４がスーパバイザ割
込み要求信号１４を“１”にするとＣＰＵエミュレータ
５は実行中のエミュレーション処理を中断し、スーパバ
イザモード信号１５を“１”にする。スーパバイザモー
ド信号１５が“１”になるとマイクロコンピュータ４は
ＣＰＵエミュレータ５に格納したデバッグ情報をディス
プレイ等に表示を行なう。以下、ＣＰＵエミュレータ５
が実行中のエミュレーション処理を中断し、スーパバイ
ザモード信号１５が“１”の状態を“スーパバイザモー
ド状態”と称す。

【０００７】周辺エミュレーションユニット３１は周辺
エミュレータ６と、プルアップ抵抗９と、マニュアルス
イッチ３２と、入出力ライン１７で構成している。周辺
エミュレーションユニット３１とＣＰＵエミュレーショ
ンユニット２は周辺バス１１とライト信号１２とリード
信号１３で接続している。

【０００８】周辺エミュレータ６とターゲットプローブ
１０は入出力ライン１７を介して接続し、入出力ライン
１７にプルアップ抵抗９がマニュアルスイッチ３２を介
して接続している。ＣＰＵエミュレータ５は入出力ライ
ン１７をリードする命令を実行するとリード信号１３を
“１”にし、周辺バス１１を介して入出力ライン１７の
電位レベルをリードする。マニュアルスイッチ３２はマ
ニュアル操作によりＯＮ／ＯＦＦを制御するスイッチで
、マニュアルスイッチ３２をＯＮにすると入出力ライン
１７にプルアップ抵抗９を接続し、マニュアルスイッチ
３２をＯＦＦにすると、入出力ライン１７からプルアッ
プ抵抗９の接続を電気的に切断する。従がってプルアッ
プ抵抗９を入出力ライン１７に接続した場合のエミュレ
ーション及び接続しない場合のエミュレーションをマニ
ュアルスイッチ３２を操作することにより選択すること
ができる。一般にエミュレーション装置３０は筐体内に
格納され、周辺エミュレーションユニット３１は筐体の
内部に存在する。そのためエミュレーション動作を停止
後筐体を開けてマニュアルスイッチ３２の操作を行なっ
たり又はマニュアルスイッチ３２がＯＮ状態であるかＯ
ＦＦ状態であるかの確認を行なう。マニュアルスイッチ
３２の操作後又はマニュアルスイッチ３２の状態確認後
エミュレーションを再開するためにはあらためてエミュ
レーション装置３１を立ち上げる。

【０００９】

【発明が解決しようとする課題】上述した従来のシング
ルチップマイコンのエミュレーション装置では、入出力
ラインにプルアップ抵抗を接続するか、しないかの選択
をマニュアルスイッチによる操作で行なっていたので、
エミュレーション動作を停止後、筐体を開けてマニュア
ルスイッチ操作によりプルアップ抵抗の接続指定を行な
い、再びエミュレーション装置を立ち上げてエミュレー
ションを開始しなければならないという問題点があった
。

【００１０】又プルアップ抵抗が接続されているか、切
り離されているかは筐体内部に存在するマニュアルスイ
ッチの状態を目視して確認する必要があるためエミュレ
ーション動作を停止し、確認後、再びエミュレーション
装置を立ち上げてエミュレーションを開始しなければな
らないという問題点があった。

【００１１】

【課題を解決するための手段】本発明のエミュレーショ
ン装置は、エミュレーションの対象となるシングルチッ
プマイコン又はエミュレーション装置全体の動作を制御
するマイクロコンピュータのメモリ空間にマッピングさ
れ、ＣＰＵエミュレータの命令実行により格納したデー
タにもとづいてプルアップ抵抗の接続又は切り離し制御
を行なう記憶手段を備えている。

【００１２】

【実施例】以下、実施例を詳述する。

【００１３】図１は本発明の一実施例のエミュレーショ
ン装置のブロック図である。

【００１４】本装置では従来例と異なりエミュレーショ
ンの対象となるシングルチップマイコンにメモリマッピ
ングされたフラグを付加し、命令実行によるデータライ
ト動作でプルアップ抵抗９の接続を指定することが可能
である。又、命令実行によるリード動作でプルアップ抵
抗９の接続状態の確認が可能である。

【００１５】図１に示すエミュレーション装置１におい
て、ＣＰＵエミュレーションユニット２と、周辺エミュ
レータ４と、周辺バス１１と、ライト信号１２と、リー
ド信号１３と、プルアップ抵抗９と入出力ライン１７と
、ターゲットプローブ１０は従来のエミュレーション装
置３０と同様なので説明を省略する。本エミュレーショ
ン装置１では、図４に示すエミュレーション装置３０か
らマニュアルスイッチ３２を削除し、電子スイッチ８と
電子スイッチ制御フラグ７を追加している。

【００１６】図２にエミュレーションの対象となるシン
グルチップマイコンのメモリマップを示す。６４Ｋバイ
トの空間がアクセス可能でメモリアドレスＦＦ００Ｈ番
地からＦＦＦＦＨ番地に周辺機能レジスタをマッピング
している。

【００１７】電子スイッチ８は電気的にプルアップ抵抗
９を入出力ライン１７に接続したり、切り離したりする
スイッチである。

【００１８】電子スイッチ制御フラグ７はＦＦＦＦＨ番
地にマッピングされ電子スイッチ８のＯＮ／ＯＦＦ制御
を行なうフラグで電子スイッチ制御フラグ７が“１”の
時に電子スイッチ８はＯＮになり、電子スイッチ制御フ
ラグ７は“０”の時に電子スイッチ８はＯＦＦになる。

【００１９】以下に電子スイッチ制御フラグ７に“１”
を設定して、プルアップ抵抗９を入出力ライン１７に接
続する場合のエミュレーション動作について説明する。

【００２０】マイクロコンピュータ４はスーパバイザ割
込み要求信号１４を“１”にする。スーパバイザ割込み
要求信号１４が“１”になるとＣＰＵエミュレータ５は
エミュレーションを中断し、スーパバイザモード状態に
なる。スーパバイザモード状態になると、ＣＰＵエミュ
レータ５は、ＦＦＦＦＨ番地にマッピングした電子スイ
ッチ制御レジスタ７に“１”をライトする命令を実行す
る。ＦＦＦＦＨ番地に“１”をライトする命令を実行す
るとライト信号１２が“１”になり、周辺バス１１を介
して電子スイッチ制御フラグ７に“１”を格納する。電
子スイッチ制御フラグ７が“１”であるので電子スイッ
チ８はＯＮ状態となりプルアップ抵抗９を入出力ライン
１７に接続する。

【００２１】ＣＰＵエミュレータ５はスーパバイザ状態
を解除すると入出力ラインにプルアップ抵抗９を接続し
た状態でエミュレーション動作を再開する。

【００２２】次に電子スイッチ制御フラグ７に“０”を
設定して、プルアップ抵抗９を入出力ライン１７に接続
しない場合のエミュレーション動作について説明する。

【００２３】電子スイッチ制御フラグに“１”を設定し
た場合と同様にＣＰＵエミュレータ５はスーパバイザモ
ード状態でＦＦＦＦＨ番地に“０”をライトする命令を
実行する。ＦＦＦＦＨ番地に“０”をライトする命令を
実行することにより、電子スイッチ制御フラグ７に“０
”を格納する。電子スイッチ制御フラグ７が“０”であ
るので電子スイッチ８はＯＦＦ状態となりプルアップ抵
抗９を入出力ライン１７から電気的に切り離す。

【００２４】ＣＰＵエミュレータ５はスーパバイザ状態
を解除すると、入出力ライン１７にプルアップ抵抗９を
電気的に切り離した状態でエミュレーション動作を再開
する。

【００２５】以下にエミュレーションを実行中にエミュ
レーション動作を中断してプルアップ抵抗９を入出力ラ
イン１７に接続しているか切り離されているかを確認す
る動作について説明する。

【００２６】マイクロコンピュータ４はスーパバイザ割
込み要求信号１４を“１”にする。スーパバイザ割込み
要求信号１４が“１”になると、ＣＰＵエミュレータ５
はエミュレーションを中断しスーパバイザモード状態に
なる。スーパバイザモード状態になるとＣＰＵエミュレ
ータ５はＦＦＦＦＨ番地をリードする命令を実行する。 ＦＦＦＦＨ番地をリードする命令を実行するとＣＰＵエ
ミュレータ５はリード信号１３を“１”にして電子スイ
ッチ制御フラグ７に格納した値を周辺バス１１を介して
リードする。ＣＰＵエミュレータ５はリードした電子ス
イッチ制御フラグ７に格納した値をエミュレーションバ
ス１６を介してマイクロコンピュータ４に転送する。マ
イクロコンピュータ４はリードした電子スイッチ制御フ
ラグ７に格納されたデータをディスプレイ等に表示する
。ディスプレイ等に表示された内容によりプルアップ抵
抗９が入出力ライン１７に接続しているか切り離されて
いるかを確認することができる。

【００２７】図３は本発明の他の実施例のエミュレーシ
ョン装置２０のブロック図である。

【００２８】本実施例では前実施例と異なりスーパバイ
ザモード状態においてのみ電子スイッチ制御フラグ７の
リード／ライトが可能である。すなわち電子スイッチ制
御フラグをマイクロコンピュータ４のメモリ空間にマッ
ピングを行ないＣＰＵエミュレータの命令実行により電
子スイッチ制御フラグ７にデータのリード／ライトを行
なう。

【００２９】図３に示すエミュレーション装置２０は図
１のエミュレーション装置１からＡＮＤゲート２２を追
加したこと以外は同じであるので説明を省略し、相違点
を中心に説明する。

【００３０】ライト信号１２とスーパバイザモード信号
１５をＡＮＤゲート２２に入力し、ＡＮＤゲート２２の
出力を電子スイッチ制御フラグ７に供給する。スーパバ
イザモード信号１５が“１”でかつライト信号１２が“
１”の時にＡＮＤゲート２２の出力が“１”になり電子
スイッチ制御フラグ７にデータをライトする。

【００３１】電子スイッチ制御フラグ７に“１”又は“
０”をライトする動作及び電子スイッチ制御フラグ７に
格納したデータのリード動作については実施例１の動作
と同様であるので省略する。

【００３２】本実施例では電子スイッチ制御フラグ７を
エミュレーションの対象となるシングルチップマイコン
のメモリ空間にマッピングを行なわずマイクロコンピュ
ータ４のメモリ空間にマッピングを行なうため実施例１
に比べてシングルチップマイコンのメモリ空間を有効に
利用できる効果がある。

【００３３】さらにスーパバイザモード状態においての
み電子スイッチ制御フラグ７のライトが可能であるので
エミュレーション動作中に誤まって電子スイッチ制御フ
ラグ７のデータを破壊することがないという効果がある
。

【００３４】

【発明の効果】以上説明したように本発明は、メモリ空
間にマッピングした電子スイッチ制御フラグを付加し、
ＣＰＵエミュレータが命令を実行することによりプルア
ップ抵抗を入出力ラインに接続したり、又は切り離した
りを選択することができるためエミュレーション動作を
停止させることなく中断するだけでプルアップ抵抗の接
続又は切り離しの選択が可能で、選択後エミュレーショ
ン動作を再開することができる効果がある。又、エミュ
レーション動作を停止させることなく中断するだけで入
出力ラインにプルアップ抵抗が接続しているのか切り離
されているかの状況をＣＰＵエミュレータが命令を実行
することで確認することができ、確認後エミュレーショ
ン動作を再開することができる効果がある。

【００３５】さらに、電子スイッチ制御フラグをエミュ
レーション装置全体の動作を制御するマイクロコンピュ
ータのメモリ空間にマッピングすることによりシングル
チップマイコンのメモリ空間を有効に利用できかつエミ
ュレーション動作中に誤まって電子スイッチ制御フラグ
のデータを破壊することを防止する効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のエミュレーション装置
のブロック図である。

【図２】本発明の第１の実施例のＣＰＵエミュレータの
メモリマップ図である。

【図３】本発明の第２の実施例のエミュレーション装置
のブロック図である。

【図４】従来のエミュレーション装置のブロック図であ
る。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　シングルチップマイクロコンピュータ
   のＣＰＵ機能のエミュレーションを行なうＣＰＵエミュ
   レータと、前記シングルチップマイクロコンピュータの
   周辺機能のエミュレーションを行なう周辺エミュレータ
   と、前記周辺エミュレータに制御信号を入出力するエミ
   ュレーション制御回路と、エミュレーション動作を制御
   するマイクロコンピュータとを備えたエミュレーション
   装置において、前記シングルチップマイクロコンピュー
   タのメモリ空間にマッピングした記憶手段を有し、前記
   記憶手段の出力信号による前記エミュレーション制御回
   路から前記周辺回路に前記制御信号を入出力するかしな
   いかの制御を行なうよう構成したことを特徴とするエミ
   ュレーション装置。
2. 【請求項２】　　請求項１のエミュレーション装置にお
   いて、前記記憶手段を前記マイクロコンピュータのメモ
   リ空間にマッピングし、前記ＣＰＵエミュレータの命令
   実行により前記記憶手段のリード／ライトを行なうよう
   に構成したことを特徴とするエミュレーション装置。