JPS6231449A - マイクロコンピユ−タ開発装置 - Google Patents
マイクロコンピユ−タ開発装置Info
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- JPS6231449A JPS6231449A JP60170610A JP17061085A JPS6231449A JP S6231449 A JPS6231449 A JP S6231449A JP 60170610 A JP60170610 A JP 60170610A JP 17061085 A JP17061085 A JP 17061085A JP S6231449 A JPS6231449 A JP S6231449A
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- JP
- Japan
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- emulation
- memory
- chip
- supervisor
- microcomputer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3648—Debugging of software using additional hardware
- G06F11/3652—Debugging of software using additional hardware in-circuit-emulation [ICE] arrangements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同一のアーキテクチャではあるが、メモリ・サ
イズ、Ｉ／Ｏ数などが異る複数種類の１チツプ・マイク
ロコンピュータ（以下、マイクロコンピュータファミリ
という）の開発装置に関し、特に対象とするマイクロコ
ンピュータにないリソースへのアクセス禁止手段に関す
る。
イズ、Ｉ／Ｏ数などが異る複数種類の１チツプ・マイク
ロコンピュータ（以下、マイクロコンピュータファミリ
という）の開発装置に関し、特に対象とするマイクロコ
ンピュータにないリソースへのアクセス禁止手段に関す
る。
１チツプ・マイクロコンピュータ・ファミリの従来の開
発装置を第２図のブロック図に示す。図にはスーパーバ
イザ１が使用するワーク・メモリおよびモニタ・メモリ
は略されている。図中１は共通エミュレーション・チッ
プ４の制御およびプレーク制御回路９へのブレーク条件
の設定、トレーサ／Ｏへのトレース条件の設定など開発
装置全体をコントロールするスーパーバイザ、２はスー
パーバイザ１および共通エミュレーション・チップ４か
らアクセス可能なメモリで、スーパーバイザ１が共通エ
ミュレーション・チップ４をアクセスする場合または共
通エミュレーション・チップ４がスーパーバイザ１をア
クセスする場合に使用するコントロール・プログラムを
有している。３はユーザーが作成したプログラムを書き
込んであるエミュレーション−メモリで、エミュレーシ
ョン時に共通エミュレーションチップ４によシアクセス
される。４はファミリ中最犬の規模（最大メモリ・サイ
ズ、最大Ｉ／Ｏ数）をもつ共通エミュレーション・チッ
７”、９ｉｄ共通エミュレーションテップ４の入出力信
号などをエミュレーション・チップバス１４を介して監
視しており、共通エミュレーション・チップ４０入出力
信号などがスーパーバイザ１よりスーパーバイザバス１
３を介してあらかじめ設定さ・れた条件になった時、エ
ミュレーション中止信号１９によりエミュレーションお
よびトレースを中止させモードセレクタコントロール回
路１２に送る指示信号によりモードセレクタ１１にスー
パーバイザモードを指示するブＶ−り制御回路、／Ｏは
共通エミュレーション・チップ４０入出力信号などをス
ーパーバイザ１によってあらかじめ設定された条件の丁
でトレースすルトレーサ、１１はコントロール・プログ
ラムを有するメモリ２をフ「してスーパーバイザ１が共
通エミュレーシコン書チップ４ｔ１″アクセスする時ま
たは共通エミュレーションーチツプ４がスーパーバイザ
１をアクセスする時、エミュレーション・チップバス１
４とコントロール・プロクラム・メモリ、アクセスバス
１５が接続されるスーパーバイザ・モードと、共通エミ
ュレーション・チップ４がエミュレーション・メモリ３
をアクセスするエミエレーション中ニハエミエレーシコ
ンΦチップ・バス１４とエミュレーション・メモリアク
セスバス１６が接続されるエミュレーション・モードと
を切り替えるモード・セレクタ、１２はモード−セレク
タ１１におけるスーパーバイザ・モートトエミエレーシ
ョン・モードとを切シ替えるモード・セレクタ・コント
ロール回路である。１３Ｊｄ ス−Ａ−／＜ イｆ−ア
ドレスバス、スーパーバイザ・データバス、スーパーバ
イザ・コントロールバスを含むスーパーバイザ・バス、
１４はエミュレーション・チップ−アドレスバス、エミ
ュレーションチツプ・データバス、エミュレーシ箇ンチ
ップーコントロールバスヲ含ムエミエレーシ１ンチップ
・バス、１５はスーパーバイザ・−ｅ−）’時に使用さ
れるコントロール−プログラムメモリ・アクセスバス、
１６はエミエレーシ冒ン倦モード時に使用されるエミュ
レーション・メモリアクセスバス、１９は共通エミュレ
ーション・チップ４の入出力信号などがスーパーバイザ
１によりあらかじめ設定された条件になった時に、共通
エミュレーション・チップ４およびトレーサ／Ｏの実行
を中止させるエミュレーション中止信号で、これはモー
ドセレクタ１１に対してスーパーバイザモードを指示す
るためにモードセレクタコントロール回路１２にも送ら
れる。１７はモードセレクタコントロール回路１２から
モードセレクタ１１に送られるモードセレクト信号であ
る。
発装置を第２図のブロック図に示す。図にはスーパーバ
イザ１が使用するワーク・メモリおよびモニタ・メモリ
は略されている。図中１は共通エミュレーション・チッ
プ４の制御およびプレーク制御回路９へのブレーク条件
の設定、トレーサ／Ｏへのトレース条件の設定など開発
装置全体をコントロールするスーパーバイザ、２はスー
パーバイザ１および共通エミュレーション・チップ４か
らアクセス可能なメモリで、スーパーバイザ１が共通エ
ミュレーション・チップ４をアクセスする場合または共
通エミュレーション・チップ４がスーパーバイザ１をア
クセスする場合に使用するコントロール・プログラムを
有している。３はユーザーが作成したプログラムを書き
込んであるエミュレーション−メモリで、エミュレーシ
ョン時に共通エミュレーションチップ４によシアクセス
される。４はファミリ中最犬の規模（最大メモリ・サイ
ズ、最大Ｉ／Ｏ数）をもつ共通エミュレーション・チッ
７”、９ｉｄ共通エミュレーションテップ４の入出力信
号などをエミュレーション・チップバス１４を介して監
視しており、共通エミュレーション・チップ４０入出力
信号などがスーパーバイザ１よりスーパーバイザバス１
３を介してあらかじめ設定さ・れた条件になった時、エ
ミュレーション中止信号１９によりエミュレーションお
よびトレースを中止させモードセレクタコントロール回
路１２に送る指示信号によりモードセレクタ１１にスー
パーバイザモードを指示するブＶ−り制御回路、／Ｏは
共通エミュレーション・チップ４０入出力信号などをス
ーパーバイザ１によってあらかじめ設定された条件の丁
でトレースすルトレーサ、１１はコントロール・プログ
ラムを有するメモリ２をフ「してスーパーバイザ１が共
通エミュレーシコン書チップ４ｔ１″アクセスする時ま
たは共通エミュレーションーチツプ４がスーパーバイザ
１をアクセスする時、エミュレーション・チップバス１
４とコントロール・プロクラム・メモリ、アクセスバス
１５が接続されるスーパーバイザ・モードと、共通エミ
ュレーション・チップ４がエミュレーション・メモリ３
をアクセスするエミエレーション中ニハエミエレーシコ
ンΦチップ・バス１４とエミュレーション・メモリアク
セスバス１６が接続されるエミュレーション・モードと
を切り替えるモード・セレクタ、１２はモード−セレク
タ１１におけるスーパーバイザ・モートトエミエレーシ
ョン・モードとを切シ替えるモード・セレクタ・コント
ロール回路である。１３Ｊｄ ス−Ａ−／＜ イｆ−ア
ドレスバス、スーパーバイザ・データバス、スーパーバ
イザ・コントロールバスを含むスーパーバイザ・バス、
１４はエミュレーション・チップ−アドレスバス、エミ
ュレーションチツプ・データバス、エミュレーシ箇ンチ
ップーコントロールバスヲ含ムエミエレーシ１ンチップ
・バス、１５はスーパーバイザ・−ｅ−）’時に使用さ
れるコントロール−プログラムメモリ・アクセスバス、
１６はエミエレーシ冒ン倦モード時に使用されるエミュ
レーション・メモリアクセスバス、１９は共通エミュレ
ーション・チップ４の入出力信号などがスーパーバイザ
１によりあらかじめ設定された条件になった時に、共通
エミュレーション・チップ４およびトレーサ／Ｏの実行
を中止させるエミュレーション中止信号で、これはモー
ドセレクタ１１に対してスーパーバイザモードを指示す
るためにモードセレクタコントロール回路１２にも送ら
れる。１７はモードセレクタコントロール回路１２から
モードセレクタ１１に送られるモードセレクト信号であ
る。
以下に、一般的なエミュレーションの動作を説明する。
マススーパーバイザ１はスーパーバイザーハス１３を介
してブレーク条件をブレーク制御回路９に設定し、トレ
ース条件をトレーサ／Ｏに設定する。この時スーパーバ
イザ１から指示をうけたモードセレクタコントロール回
路１２は、モードセレクト信号１７を発してモードセレ
クタ１１にスーパーバイザーハスドを指示している。ス
ーパーバイザｌはスーパーバイザバス１３を使い、一方
共通エミニレージｌンテップ４はコントロールプｏ／ラ
ムメモリアクセスバス１５およびエミュレーションチツ
プ・バス１４を使って、ともにコントロール・プログラ
ムを有するメモリ２をアクセスできる。ここでスーパー
バイザ１からエミュレーションモードに移るように指示
すると、スーパーバイザバス１３から情報を受は取った
モードセレクタ・コントロール回路１２はモード・セレ
クト信号１７を出力してモードセレクタ１１にエミュレ
ーションモードを指示する。共通エミュレーションチッ
プ４はエミュレーションメモリアクセスバス１６および
エミエレーションチッグパス１４ヲ使ってエミュレーシ
ョンメモリ３へのアクセスに切シ替わシ、エミュレーシ
ョンメモリ３の中のプログラムに従いエミュレーション
を開始する。
してブレーク条件をブレーク制御回路９に設定し、トレ
ース条件をトレーサ／Ｏに設定する。この時スーパーバ
イザ１から指示をうけたモードセレクタコントロール回
路１２は、モードセレクト信号１７を発してモードセレ
クタ１１にスーパーバイザーハスドを指示している。ス
ーパーバイザｌはスーパーバイザバス１３を使い、一方
共通エミニレージｌンテップ４はコントロールプｏ／ラ
ムメモリアクセスバス１５およびエミュレーションチツ
プ・バス１４を使って、ともにコントロール・プログラ
ムを有するメモリ２をアクセスできる。ここでスーパー
バイザ１からエミュレーションモードに移るように指示
すると、スーパーバイザバス１３から情報を受は取った
モードセレクタ・コントロール回路１２はモード・セレ
クト信号１７を出力してモードセレクタ１１にエミュレ
ーションモードを指示する。共通エミュレーションチッ
プ４はエミュレーションメモリアクセスバス１６および
エミエレーションチッグパス１４ヲ使ってエミュレーシ
ョンメモリ３へのアクセスに切シ替わシ、エミュレーシ
ョンメモリ３の中のプログラムに従いエミュレーション
を開始する。
エミュレーション中に、共通エミュレーション・チップ
４の人出力信号などが、スーパーバイザ１によシあらか
じめ設定された条件になった時、この信号をエミュレー
ション・チップバス１４を介して監視していたブレーク
制御回路９はエミュレーション中止信号１９を送り、共
通エミュレーション４およびトレーサ／Ｏの実行を中止
させ、またモードセレクタコントロール回路１２に指示
信号を送る。この指示信号によってモードセレクタコン
トロール回路１２はモードセレクト信号１７を出力して
モードセレクタ１１にスーパーバイザモードを指示する
。この結果、共通エミュレーション・チップ４はコント
ロール・プログラムメモリ・アクセスバス１５およびエ
ミュレーション・チップバス１４を使ってコントロール
・プログラムを有するメモリ２のアクセスができる。
４の人出力信号などが、スーパーバイザ１によシあらか
じめ設定された条件になった時、この信号をエミュレー
ション・チップバス１４を介して監視していたブレーク
制御回路９はエミュレーション中止信号１９を送り、共
通エミュレーション４およびトレーサ／Ｏの実行を中止
させ、またモードセレクタコントロール回路１２に指示
信号を送る。この指示信号によってモードセレクタコン
トロール回路１２はモードセレクト信号１７を出力して
モードセレクタ１１にスーパーバイザモードを指示する
。この結果、共通エミュレーション・チップ４はコント
ロール・プログラムメモリ・アクセスバス１５およびエ
ミュレーション・チップバス１４を使ってコントロール
・プログラムを有するメモリ２のアクセスができる。
従来のこの槌の１チツプ・マイクロコンピュータ・ファ
ミリに対する開発装置は、ファミリ内の最大のメモリ・
サイズ、Ｉ／Ｏ数などを持つ共通エミュレーション・チ
ップ４でエミュレーションしているため、共通エミュレ
ーション・チップ４には存在するが開発対象とするマイ
クロコンビエータには本来不要なメモリ・エリア（以下
、不正メモリ・エリアという）や周辺ノ１−ドウエアま
でもエミュレーションできるようになっていた。
ミリに対する開発装置は、ファミリ内の最大のメモリ・
サイズ、Ｉ／Ｏ数などを持つ共通エミュレーション・チ
ップ４でエミュレーションしているため、共通エミュレ
ーション・チップ４には存在するが開発対象とするマイ
クロコンビエータには本来不要なメモリ・エリア（以下
、不正メモリ・エリアという）や周辺ノ１−ドウエアま
でもエミュレーションできるようになっていた。
上述した従来の同一アーキテクチャで、メモリ・サイズ
、Ｉ／Ｏ数などが異る１チツプ・マイクロコンピュータ
・ファミリに対する開発装置は、ファミリ内の全てのマ
イクロコンピュータのエミュレーションを、ファミリ内
の最大のメモリ・サイズ、Ｉ／Ｏ数などを持っただ１１
１１類の共通エミュレーション・チップでエミュレーシ
ョンしているため、開発対象とするマイクロコンピュー
タが有していない不正メモリ春エリアおよび不正周辺ハ
ードウェアを誤ってエミュレーションしてもこれを認識
することが不可能であった。そのため、前記１チツプ・
マイクロコンピュータ・ファミリに対する開発装置を使
用してディバグが完了したソフトウェアが開発対象とす
る実際のマイクロコンビエータでは動作しないことがあ
るという欠点があった。
、Ｉ／Ｏ数などが異る１チツプ・マイクロコンピュータ
・ファミリに対する開発装置は、ファミリ内の全てのマ
イクロコンピュータのエミュレーションを、ファミリ内
の最大のメモリ・サイズ、Ｉ／Ｏ数などを持っただ１１
１１類の共通エミュレーション・チップでエミュレーシ
ョンしているため、開発対象とするマイクロコンピュー
タが有していない不正メモリ春エリアおよび不正周辺ハ
ードウェアを誤ってエミュレーションしてもこれを認識
することが不可能であった。そのため、前記１チツプ・
マイクロコンピュータ・ファミリに対する開発装置を使
用してディバグが完了したソフトウェアが開発対象とす
る実際のマイクロコンビエータでは動作しないことがあ
るという欠点があった。
本発明の同一アーキテクチャで、メモリ・サイズ、Ｉ／
Ｏ数などが異る１テツプ・マイクロコンピュータファミ
リに対する開発装置は、ファミリ内の各々の対象とする
マイクロコンピュータごとに交換接続が可能で、対象マ
イクロコンビエータの周辺ハードウェア部分のエミュレ
ーションを可能とする周辺エミュレーション・チップ、
および前記ファミリ内の最大のメモリ・サイズ、Ｉ／Ｏ
数などを有するマイクロコンピュータと比較して、対象
マイクロコンピュータが有しないメモリーティズ、Ｉ／
Ｏ数などの各種制限事項を記憶したメモリ、前記ファミ
リ内の最大のメモリ・サイズ。
Ｏ数などが異る１テツプ・マイクロコンピュータファミ
リに対する開発装置は、ファミリ内の各々の対象とする
マイクロコンピュータごとに交換接続が可能で、対象マ
イクロコンビエータの周辺ハードウェア部分のエミュレ
ーションを可能とする周辺エミュレーション・チップ、
および前記ファミリ内の最大のメモリ・サイズ、Ｉ／Ｏ
数などを有するマイクロコンピュータと比較して、対象
マイクロコンピュータが有しないメモリーティズ、Ｉ／
Ｏ数などの各種制限事項を記憶したメモリ、前記ファミ
リ内の最大のメモリ・サイズ。
Ｉ／Ｏ数などのエミュレーションを可能とする共通エミ
ュレーションチツプ、および共通エミュレーション・チ
ップおよび対象マイクロコンビエータの有していない不
正メモリエリアおよび不正周辺ハードウェアをアクセス
するとブレーク制御回路に信号を送りエミユレーシヨン
を中止させるガード機能とを共通エミュレーション・ボ
ード上に有する。
ュレーションチツプ、および共通エミュレーション・チ
ップおよび対象マイクロコンビエータの有していない不
正メモリエリアおよび不正周辺ハードウェアをアクセス
するとブレーク制御回路に信号を送りエミユレーシヨン
を中止させるガード機能とを共通エミュレーション・ボ
ード上に有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
なお、図ではスーパーバイザｌが使用するワーク・メモ
リおよびモニタ・メモリは略している。
リおよびモニタ・メモリは略している。
図中１は、共通エミユレーシヨン・チップ４および周辺
エミュレーションのチップ５の制御およびブレーク制御
回路９へのブレーク条件の設定。
エミュレーションのチップ５の制御およびブレーク制御
回路９へのブレーク条件の設定。
トレーサ／Ｏへのトレース条件の設定など開発装置全体
のコントロールを行うスーパーバイザ、２はスーパーバ
イザ１および共通エミュレーション・チップ４からアク
セス可能なメモリで、スーパーバイザ１が共通エミュレ
ーション・チップをアクセスする場合または、共通エミ
ュレーション・チップ４がスーパーバイザ１ｔ−アクセ
スする場合Ｋｆ用するコントロール・プログラムを有し
ている。３は共通エミエレーションφチップ４によって
エミュレーション時にアクセスされ、その中にはユーザ
ーが作成したプログラムが書き込まれてイルエミユレー
シヨン・メモリ、４はファミリ最大のメモリサイズ、Ｉ
／Ｏ数などのエミュレーションを可能とする共通エミュ
レーション・チップ、５は対象マイクロコンビエータの
周辺ノ１−ドウエア部分などユ二−りな部分のエミュレ
ーションを可能とする周辺エミュレーション・チップ、
６はファミリ最大のメモリサイズ、Ｉ／Ｏ数などのエミ
ュレーションを可能とする共通エミュレーションチップ
４に比較して、対象マイクロコンピュータが使用可能な
データ・メモリエリアを記憶したメモリ（以下インフォ
メーション・メモリという）、７はファミリ内の各々の
対象とするマイクロコンピュータごとに父換・接続が可
能で周辺エミュレーション・チップ５およびインフォメ
ーション・メモリ６を有する周辺ハードウェア・エミュ
レーションボード、８はスーパーバイザ１によりスーパ
ーバイザバス１３を介してインフォメーション・メモリ
６よりあらかじめ複写された対象マイクロコンピュータ
の使用可能なデータ・メモリエリアトエミュレーション
チップバス１４を介して比較して、共通エミュレーショ
ンチップ４が対象マイクロコンピュータの有していない
データ・メモリ・エリアをアクセスし、エミュレーショ
ンするとブレーク制御回路９にガード成立信号１８を送
り、この成立信号によってブレーク制御回路９から送ら
れるエミュレーション中止信号１９によりエミユレーシ
ヨンを中止させるガード制御回路である。９は共通エミ
ュレーション・チップ４または周辺エミュレーションチ
ップ５の入出力信号などをエミュレーションチップバス
１４を介して監視しており、共通エミュレーションチッ
プ４または周辺エミュレーションチップ５の入出力信号
なト２＞” ｓスーパーバイザ１よシス−パーバイザバ
ス１３を介してあらかじめ設定された条件になった時ま
たはガード制御回路８よりガード成立信号１８が送られ
てきた時にエミユレーシヨン中止信号１９Ｋｌエミュレ
ーションおよびトレースを中止させ、モードセレクタコ
ントロール回路１２に送る指示信号によりモードセレク
タ１１にスーパーバイザモードを指定するブレーク制御
回路、／Ｏは共通エミュレーションチップ４および周辺
エミュレーションチップ５の入出力信号などを、スーパ
ーバイザ１よプスーパーバイザバス１３を介してあらか
じめ設定された条件でエミュレーション・チップバス１
４を介してトレースするトレーサ、１１はコントロール
プログラムを有しているメモリ２を介してスーパーバイ
ザ１が共通エミュレーションチップ４をアクセスする時
または共通エミュレーション・チップ４がスーパーバイ
ザ１をアクセスする時には、エミュレーションチップバ
ス１４、！：：ｆｆ７）ロール・プログラムメモリーア
クセスバス１５が接続されるスーパーバイザーモードと
、共通エミュレーションチップ４がエミュレーションメ
モリ３をアクセスするエミュレーション中ニハ、エミュ
レーションチップハス１４とエミュレーションメモリア
クセスバス１６が接続されるエミュレーションモードを
切り替えるモードセレクタで、１２はモード・セレクタ
１１のスーパーバイザモードとエミュレーションモード
を切り替えをモードセレクタコントロール回路である。
のコントロールを行うスーパーバイザ、２はスーパーバ
イザ１および共通エミュレーション・チップ４からアク
セス可能なメモリで、スーパーバイザ１が共通エミュレ
ーション・チップをアクセスする場合または、共通エミ
ュレーション・チップ４がスーパーバイザ１ｔ−アクセ
スする場合Ｋｆ用するコントロール・プログラムを有し
ている。３は共通エミエレーションφチップ４によって
エミュレーション時にアクセスされ、その中にはユーザ
ーが作成したプログラムが書き込まれてイルエミユレー
シヨン・メモリ、４はファミリ最大のメモリサイズ、Ｉ
／Ｏ数などのエミュレーションを可能とする共通エミュ
レーション・チップ、５は対象マイクロコンビエータの
周辺ノ１−ドウエア部分などユ二−りな部分のエミュレ
ーションを可能とする周辺エミュレーション・チップ、
６はファミリ最大のメモリサイズ、Ｉ／Ｏ数などのエミ
ュレーションを可能とする共通エミュレーションチップ
４に比較して、対象マイクロコンピュータが使用可能な
データ・メモリエリアを記憶したメモリ（以下インフォ
メーション・メモリという）、７はファミリ内の各々の
対象とするマイクロコンピュータごとに父換・接続が可
能で周辺エミュレーション・チップ５およびインフォメ
ーション・メモリ６を有する周辺ハードウェア・エミュ
レーションボード、８はスーパーバイザ１によりスーパ
ーバイザバス１３を介してインフォメーション・メモリ
６よりあらかじめ複写された対象マイクロコンピュータ
の使用可能なデータ・メモリエリアトエミュレーション
チップバス１４を介して比較して、共通エミュレーショ
ンチップ４が対象マイクロコンピュータの有していない
データ・メモリ・エリアをアクセスし、エミュレーショ
ンするとブレーク制御回路９にガード成立信号１８を送
り、この成立信号によってブレーク制御回路９から送ら
れるエミュレーション中止信号１９によりエミユレーシ
ヨンを中止させるガード制御回路である。９は共通エミ
ュレーション・チップ４または周辺エミュレーションチ
ップ５の入出力信号などをエミュレーションチップバス
１４を介して監視しており、共通エミュレーションチッ
プ４または周辺エミュレーションチップ５の入出力信号
なト２＞” ｓスーパーバイザ１よシス−パーバイザバ
ス１３を介してあらかじめ設定された条件になった時ま
たはガード制御回路８よりガード成立信号１８が送られ
てきた時にエミユレーシヨン中止信号１９Ｋｌエミュレ
ーションおよびトレースを中止させ、モードセレクタコ
ントロール回路１２に送る指示信号によりモードセレク
タ１１にスーパーバイザモードを指定するブレーク制御
回路、／Ｏは共通エミュレーションチップ４および周辺
エミュレーションチップ５の入出力信号などを、スーパ
ーバイザ１よプスーパーバイザバス１３を介してあらか
じめ設定された条件でエミュレーション・チップバス１
４を介してトレースするトレーサ、１１はコントロール
プログラムを有しているメモリ２を介してスーパーバイ
ザ１が共通エミュレーションチップ４をアクセスする時
または共通エミュレーション・チップ４がスーパーバイ
ザ１をアクセスする時には、エミュレーションチップバ
ス１４、！：：ｆｆ７）ロール・プログラムメモリーア
クセスバス１５が接続されるスーパーバイザーモードと
、共通エミュレーションチップ４がエミュレーションメ
モリ３をアクセスするエミュレーション中ニハ、エミュ
レーションチップハス１４とエミュレーションメモリア
クセスバス１６が接続されるエミュレーションモードを
切り替えるモードセレクタで、１２はモード・セレクタ
１１のスーパーバイザモードとエミュレーションモード
を切り替えをモードセレクタコントロール回路である。
１３はスーパー／（イザ、アドレスバス、スーパーバイ
ザ・データバス、スーパーバイザ・コントロールハスよ
りｗ成されるスーパーバイザーバス、１４はエミュレー
ションチップ・アドレスバス。
ザ・データバス、スーパーバイザ・コントロールハスよ
りｗ成されるスーパーバイザーバス、１４はエミュレー
ションチップ・アドレスバス。
エミュレーションチップ−データパス、エミエレーシ１
ンチッフ働コントロールバス！すｌｌＩ成サレすエミュ
レーションチップバス、１５はスーパーバイザ−バスに
使用されるコントロール・プログラムメモリ・アクセス
バス、１６１ｄエミユレーシヨン・モード時に使用され
るエミエレーションメモリ・アクセスバス、１７はモー
ドセレクタコントロール回路１２からモードセレクタ１
１に送られるモードセレクト信号、１８はスーパーバイ
ザ１によシス−パーバイザバス１３を介してインフォメ
ーション・メモリ６よ如あらかじめ複写され１ｔＪｉマ
イクロコンビーータの使用可能なデータ・メモリエリア
とエミュレーションチップバス１４を介して比較して、
共通エミュレーション・チップ４が対象マイクロコンビ
エータの有していないデータ・メモリエリアをアクセス
し、エミュレーションすると、ガード制御回路８よりブ
レーク制御回路９に送られるガード成立信号、１９は共
通エミエレーシＮノチップ４または周辺エミュレーショ
ンテツプ５の入出力信号などがスーパーバイザ１により
あらかじめ設定された条件になった時またはガード制御
回路８よりガード成立信号１８が送られてきた時に、共
通エミュレーションチツプ４およびトレーサ／Ｏの実行
を中止させ、モードセレクタ１１にスーパーバイザモー
ドを指示するためにモードセレクタコントロール回路１
２にも送られるエミュレーション中止信号である。
ンチッフ働コントロールバス！すｌｌＩ成サレすエミュ
レーションチップバス、１５はスーパーバイザ−バスに
使用されるコントロール・プログラムメモリ・アクセス
バス、１６１ｄエミユレーシヨン・モード時に使用され
るエミエレーションメモリ・アクセスバス、１７はモー
ドセレクタコントロール回路１２からモードセレクタ１
１に送られるモードセレクト信号、１８はスーパーバイ
ザ１によシス−パーバイザバス１３を介してインフォメ
ーション・メモリ６よ如あらかじめ複写され１ｔＪｉマ
イクロコンビーータの使用可能なデータ・メモリエリア
とエミュレーションチップバス１４を介して比較して、
共通エミュレーション・チップ４が対象マイクロコンビ
エータの有していないデータ・メモリエリアをアクセス
し、エミュレーションすると、ガード制御回路８よりブ
レーク制御回路９に送られるガード成立信号、１９は共
通エミエレーシＮノチップ４または周辺エミュレーショ
ンテツプ５の入出力信号などがスーパーバイザ１により
あらかじめ設定された条件になった時またはガード制御
回路８よりガード成立信号１８が送られてきた時に、共
通エミュレーションチツプ４およびトレーサ／Ｏの実行
を中止させ、モードセレクタ１１にスーパーバイザモー
ドを指示するためにモードセレクタコントロール回路１
２にも送られるエミュレーション中止信号である。
ここで一般的なエミュレーションの動作全以下に説明す
る。
る。
まず、共通エミュレーション・チップ４およびガード制
御回路８を有した共通エミュレーション・ボードに、フ
ァミリ内の各々の対象とするマイクロコンピュータごと
に交換が可能で、周辺エミュレーション・チップ５おヨ
ヒイン７オメーシｌン・メモリ６ｆ：有した周辺ハード
ウェア・エミュレーション・ボード７を接続する。そし
て、スーパーバイザ１は、スーパーバイザーバス１３を
介して、イニシャライズ時に、イン７オメーシ冒ン・メ
モリ６の対象マイクロコンビエータが使用可能なデータ
・メモリ・エリアをガードブレーク制御回路８に複写す
る。さらに、スーパーバイザ１はｘ−パーバイザーバス
１３を介してブレーク条件をブレーク制御回路９に設定
し、トレース条件をトレーサ／Ｏに設定する。この時ス
ーパーバイザバス１３を介して指示されたモードセレク
タコントロール回路１２は、モードセレクタ１７を介し
てモードセレクタ１１にスーパーバイザ・モードを指示
しており、スーパーバイザ１は、スーパー、（イサハス
１３ヲ介ｔ、、共Ａエミュレーションチツプ４はコント
ロールプログラム・メモリ・アクセスバス１５およびエ
ミエレーシ譜ンチップバス１４を介しともにコントロー
ル・プログラムを有したメモリ２ｆ、アクセスしている
。ここでスーパーバイザ１からエミュレーションモード
に移るよう指示すると、スーパーバイザバス１３から情
報を受は取ったモードセレクタコントロール回路１２は
、モードセレクト信号１７を介してモードセレクタ１１
にエミュレーションモードを指示シ、共通エミュレーシ
ョンチップ４はエミュレーションメモリ・アクセスバス
１６およびエミュレーションチップバス１４を介し、エ
ミュレーションメモリ３へのアクセスに切シ替わるエミ
ュレーションメモリ３の中のプログラムに従いエミュレ
ーションを開始する。エミュレーション中に共通エミュ
レーションチップ４またハ周辺エミ晶し−ションチッグ
５の入出力信号などが、スーパーバイザ１によりあらか
じめ設定された条件になった時または、スーパーバイザ
１によプイン７オメーシ冒ン・メモリ６より６らかじめ
複写された対象マイクロコンビエータの使用可能なデー
タ・メモリエリアとエミュレーションチップバス１４を
介して比較して、共通エミュレーションチツプ４が対象
マイクロコンビエータの有していないデータ・メモリエ
リアをアクセスしエミュレーションし、ガード制御回路
８よりガード成立信号１８が送られてきた時に、これら
の信号を監視していたブレーク制御回路９は、エミュレ
ーション中止信号１９を送り、共通エミュレーション４
およびトレーサ／Ｏの実行を中止させ、またモードセレ
クタコントロール回路１２に指示信号を送シ、この指示
信号によってモードセレクタコントロール回路１２は、
モードセレクト信号１７を介してモードセレクタ１１に
スーパーバイザモードを指示し、共通エミュレーション
チツプ４はコントロールプログラムメモリ・アクセスバ
ス１５およびエミュレーション・チップバス１４ｔ−介
Ｌ、コントロールプログラムを有したメモリ２へのアク
セスに切り替わる。
御回路８を有した共通エミュレーション・ボードに、フ
ァミリ内の各々の対象とするマイクロコンピュータごと
に交換が可能で、周辺エミュレーション・チップ５おヨ
ヒイン７オメーシｌン・メモリ６ｆ：有した周辺ハード
ウェア・エミュレーション・ボード７を接続する。そし
て、スーパーバイザ１は、スーパーバイザーバス１３を
介して、イニシャライズ時に、イン７オメーシ冒ン・メ
モリ６の対象マイクロコンビエータが使用可能なデータ
・メモリ・エリアをガードブレーク制御回路８に複写す
る。さらに、スーパーバイザ１はｘ−パーバイザーバス
１３を介してブレーク条件をブレーク制御回路９に設定
し、トレース条件をトレーサ／Ｏに設定する。この時ス
ーパーバイザバス１３を介して指示されたモードセレク
タコントロール回路１２は、モードセレクタ１７を介し
てモードセレクタ１１にスーパーバイザ・モードを指示
しており、スーパーバイザ１は、スーパー、（イサハス
１３ヲ介ｔ、、共Ａエミュレーションチツプ４はコント
ロールプログラム・メモリ・アクセスバス１５およびエ
ミエレーシ譜ンチップバス１４を介しともにコントロー
ル・プログラムを有したメモリ２ｆ、アクセスしている
。ここでスーパーバイザ１からエミュレーションモード
に移るよう指示すると、スーパーバイザバス１３から情
報を受は取ったモードセレクタコントロール回路１２は
、モードセレクト信号１７を介してモードセレクタ１１
にエミュレーションモードを指示シ、共通エミュレーシ
ョンチップ４はエミュレーションメモリ・アクセスバス
１６およびエミュレーションチップバス１４を介し、エ
ミュレーションメモリ３へのアクセスに切シ替わるエミ
ュレーションメモリ３の中のプログラムに従いエミュレ
ーションを開始する。エミュレーション中に共通エミュ
レーションチップ４またハ周辺エミ晶し−ションチッグ
５の入出力信号などが、スーパーバイザ１によりあらか
じめ設定された条件になった時または、スーパーバイザ
１によプイン７オメーシ冒ン・メモリ６より６らかじめ
複写された対象マイクロコンビエータの使用可能なデー
タ・メモリエリアとエミュレーションチップバス１４を
介して比較して、共通エミュレーションチツプ４が対象
マイクロコンビエータの有していないデータ・メモリエ
リアをアクセスしエミュレーションし、ガード制御回路
８よりガード成立信号１８が送られてきた時に、これら
の信号を監視していたブレーク制御回路９は、エミュレ
ーション中止信号１９を送り、共通エミュレーション４
およびトレーサ／Ｏの実行を中止させ、またモードセレ
クタコントロール回路１２に指示信号を送シ、この指示
信号によってモードセレクタコントロール回路１２は、
モードセレクト信号１７を介してモードセレクタ１１に
スーパーバイザモードを指示し、共通エミュレーション
チツプ４はコントロールプログラムメモリ・アクセスバ
ス１５およびエミュレーション・チップバス１４ｔ−介
Ｌ、コントロールプログラムを有したメモリ２へのアク
セスに切り替わる。
以上説明したように本発明は、周辺エミュレーション・
チップおよび対象マイクロコンビエータのユニークな各
種制限事項を記憶したインクオメーシ冒ンーメモリを有
する交換・接続可能な周辺ハードウェア・エミュレーシ
ョン・ボードと、共通エミュレーション・チップおよび
ガード制御回路を有する共通エミュレーション・ボード
で構成されるにより、共通エミュレーション・チップが
対４１マイクロコンピユータの有していない、不正メモ
リーエリアおよび不正周辺ハードウェアなどをアクセス
するとエミュレーションを中止させることができる。ま
た、ファミリ内の他のマイクロコンピュータのディバグ
時には周辺ハードウェアφエミュレーシ璽ン・ボードの
みを交換し、共通エミュレーション・ボードは共通に使
用できる効果がある。
チップおよび対象マイクロコンビエータのユニークな各
種制限事項を記憶したインクオメーシ冒ンーメモリを有
する交換・接続可能な周辺ハードウェア・エミュレーシ
ョン・ボードと、共通エミュレーション・チップおよび
ガード制御回路を有する共通エミュレーション・ボード
で構成されるにより、共通エミュレーション・チップが
対４１マイクロコンピユータの有していない、不正メモ
リーエリアおよび不正周辺ハードウェアなどをアクセス
するとエミュレーションを中止させることができる。ま
た、ファミリ内の他のマイクロコンピュータのディバグ
時には周辺ハードウェアφエミュレーシ璽ン・ボードの
みを交換し、共通エミュレーション・ボードは共通に使
用できる効果がある。
インフォメーション・メモリに、対象マイクロコンピュ
ータのリード・ライト信号、有効アクセス情報など、ユ
ニークな情報を増やすことにより、ｌチップ・マイクロ
コンビーータ開発装置を対象マイクロコンピュータと等
価なものに近づけることができる。
ータのリード・ライト信号、有効アクセス情報など、ユ
ニークな情報を増やすことにより、ｌチップ・マイクロ
コンビーータ開発装置を対象マイクロコンピュータと等
価なものに近づけることができる。
第１図は本発明の一実施例のブロック図、第２図は従来
の１チツプ・マイクロコンビーータ開発装置のブロック
図である。 １・・・・・・スーパーバイザ、２・・・・・・コント
ロールΦプログラムを有したメモリ、３・・・・・・エ
ミュレーション・メモリ、４・・・・・・共通エミュレ
ーション・チップ、５・・・・・・周辺エミュレーショ
ン・チップ、６・・・・・・インフォメーション・メモ
リ、７・・・・・・周辺ハードウェア・エミュレーショ
ン・ボード、８−・・・・ガード制御回路、９・・・・
・・ブレーク制御回路、／Ｏ・−・・・・トレーサ、１
１・・−・−モード・セレクタ、１２・・・・−モード
・セレクタ・コントロール回Ｍ、１３・−・…スーパー
バイザ・バス、１４…−・エミュレーションチップバス
、１５・・・・・・コントロール・プログラムメモリ・
アクセスバス、１６・・・・・・エミュレーションメモ
リ・アクセスバス、１７−・・・・・モードセレクト信
号、１８・・・・・・ガード成立信号、１９・・・・・
・エミュレーション中止信号。
の１チツプ・マイクロコンビーータ開発装置のブロック
図である。 １・・・・・・スーパーバイザ、２・・・・・・コント
ロールΦプログラムを有したメモリ、３・・・・・・エ
ミュレーション・メモリ、４・・・・・・共通エミュレ
ーション・チップ、５・・・・・・周辺エミュレーショ
ン・チップ、６・・・・・・インフォメーション・メモ
リ、７・・・・・・周辺ハードウェア・エミュレーショ
ン・ボード、８−・・・・ガード制御回路、９・・・・
・・ブレーク制御回路、／Ｏ・−・・・・トレーサ、１
１・・−・−モード・セレクタ、１２・・・・−モード
・セレクタ・コントロール回Ｍ、１３・−・…スーパー
バイザ・バス、１４…−・エミュレーションチップバス
、１５・・・・・・コントロール・プログラムメモリ・
アクセスバス、１６・・・・・・エミュレーションメモ
リ・アクセスバス、１７−・・・・・モードセレクト信
号、１８・・・・・・ガード成立信号、１９・・・・・
・エミュレーション中止信号。
Claims (1)
- 同一アーキテクチャでメモリ、サイズ、Ｉ／Ｏ数などが
異るマイクロコンピュータ・ファミリの開発装置におい
て、前記ファミリ内の各マイクロコンピュータに対して
周辺ハードウェア部分のエミュレーションる可能とする
周辺エミュレーション・チップ、前記ファミリ内の最大
のメモリ・サイズ、Ｉ／Ｏ数などを有するマイクロコン
ピュータと比較して対象マイクロコンピュータが有しな
いメモリ・サイズ、Ｉ／Ｏ数などの各種制限事項を記憶
したメモリ、前記ファミリの最大のメモリ・サイズ、Ｉ
／Ｏ数などのエミュレーションを可能とする共通エミュ
レーション・チップ、および前記共通エミュレーション
・チップが対象マイクロコンピュータの有していないメ
モリ・エリアまたは周辺ハードウェアなどをアクセスす
るとブレーク制御回路に信号を送りエミュレーションを
中止させるガード制御回路を共通エミュレーション・ボ
ード上に設けたことを特徴とするマイクロコンピュータ
開発装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170610A JPH0727471B2 (ja) | 1985-08-01 | 1985-08-01 | マイクロコンピュータ開発装置 |
| US06/892,036 US4847805A (en) | 1985-08-01 | 1986-08-01 | Microcomputer development system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170610A JPH0727471B2 (ja) | 1985-08-01 | 1985-08-01 | マイクロコンピュータ開発装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231449A true JPS6231449A (ja) | 1987-02-10 |
| JPH0727471B2 JPH0727471B2 (ja) | 1995-03-29 |
Family
ID=15908043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170610A Expired - Lifetime JPH0727471B2 (ja) | 1985-08-01 | 1985-08-01 | マイクロコンピュータ開発装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4847805A (ja) |
| JP (1) | JPH0727471B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6488637A (en) * | 1987-09-29 | 1989-04-03 | Nec Corp | Emulation chip |
| JPH03250337A (ja) * | 1990-02-28 | 1991-11-08 | Nec Ic Microcomput Syst Ltd | エミュレータ |
| JPH04238542A (ja) * | 1991-01-23 | 1992-08-26 | Nec Corp | エミュレーション装置 |
| US5348376A (en) * | 1992-04-21 | 1994-09-20 | Tachi-S Co., Ltd. | Arrangement of headrest on a seat |
| JPH0883193A (ja) * | 1994-09-12 | 1996-03-26 | Nec Corp | インサーキットエミュレータ |
Families Citing this family (15)
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| NL8602849A (nl) * | 1986-11-11 | 1988-06-01 | Philips Nv | Inrichting voor het emuleren van een microcontroller, middels gebruik maken van een moedermicrocontroller en een dochtermicrocontroller, moedermicrocontroller, respektievelijk dochtermicrocontroller voor gebruik in zo een inrichting, geintegreerde schakeling voor gebruik in zo een dochtermicrocontroller en microcontroller bevattende zo een geintegreerde schakeling. |
| JPH0628036B2 (ja) * | 1988-02-01 | 1994-04-13 | インターナショナル・ビジネス・マシーンズ・コーポレーシヨン | シミュレーシヨン方法 |
| JPH02133834A (ja) * | 1988-11-14 | 1990-05-23 | Nec Corp | インサートキットエミュレータ |
| US5210864A (en) * | 1989-06-01 | 1993-05-11 | Mitsubishi Denki Kabushiki Kaisha | Pipelined microprocessor with instruction execution control unit which receives instructions from separate path in test mode for testing instruction execution pipeline |
| JPH0362202A (ja) * | 1989-07-31 | 1991-03-18 | Japan Electron Control Syst Co Ltd | 制御プログラム開発装置 |
| JPH04229337A (ja) * | 1990-12-27 | 1992-08-18 | Hitachi Ltd | エミュレータ |
| JP2856591B2 (ja) * | 1991-06-27 | 1999-02-10 | 三菱電機株式会社 | マイクロコンピュータ、プログラム開発装置およびプログラム開発システム |
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-
1985
- 1985-08-01 JP JP60170610A patent/JPH0727471B2/ja not_active Expired - Lifetime
-
1986
- 1986-08-01 US US06/892,036 patent/US4847805A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4847805A (en) | 1989-07-11 |
| JPH0727471B2 (ja) | 1995-03-29 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |