JPH04238546A - アドレス記憶制御方式 - Google Patents
アドレス記憶制御方式Info
- Publication number
- JPH04238546A JPH04238546A JP3006113A JP611391A JPH04238546A JP H04238546 A JPH04238546 A JP H04238546A JP 3006113 A JP3006113 A JP 3006113A JP 611391 A JP611391 A JP 611391A JP H04238546 A JPH04238546 A JP H04238546A
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- JP
- Japan
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- address
- cpu
- execution process
- upper limit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はアドレス記憶制御装置に
関し、特に情報処理システムにおけるプログラムの実行
をトレースするために、ＣＰＵから出力されるＣＰＵア
ドレスを格納して実行過程を保持するアドレス記憶制御
方式に関する。
関し、特に情報処理システムにおけるプログラムの実行
をトレースするために、ＣＰＵから出力されるＣＰＵア
ドレスを格納して実行過程を保持するアドレス記憶制御
方式に関する。
【０００２】
【従来の技術】従来、この種のアドレス記憶制御方式は
、ＣＰＵが出力するＣＰＵアドレスをすべてメモリに格
納するという制御方式をとっていた。
、ＣＰＵが出力するＣＰＵアドレスをすべてメモリに格
納するという制御方式をとっていた。
【０００３】
【発明が解決しようとする課題】上述した従来のアドレ
ス記憶制御方式は、ＣＰＵが出力するＣＰＵアドレスを
すべてメモリに格納している。従って、限られた容量の
メモリに、繰返し実行などのループ状の実行フローなど
の不必要な範囲のＣＰＵアドレスも格納されるため、必
要な範囲のＣＰＵアドレスが、格納されていない、また
は、格納されていても、その量が少なくなり、充分な情
報が得られない場合の発生が避けられないという問題が
あった。
ス記憶制御方式は、ＣＰＵが出力するＣＰＵアドレスを
すべてメモリに格納している。従って、限られた容量の
メモリに、繰返し実行などのループ状の実行フローなど
の不必要な範囲のＣＰＵアドレスも格納されるため、必
要な範囲のＣＰＵアドレスが、格納されていない、また
は、格納されていても、その量が少なくなり、充分な情
報が得られない場合の発生が避けられないという問題が
あった。
【０００４】
【課題を解決するための手段】本発明の方式は、ＣＰＵ
が出力するＣＰＵアドレスを１命令ごとに格納して実行
過程を記憶するアドレス記憶制御方式であって、複数の
領域に分割したＣＰＵ実行過程トレースのため格納する
必要のあるＣＰＵアドレスそれぞれの下限アドレスと上
限アドレスをそれぞれ組として格納するアドレス格納手
段と、ＣＰＵアドレスと前記アドレス格納手段による下
限アドレスと上限アドレスの組とを比較しＣＰＵアドレ
スが下限アドレスと上限アドレスの組によって設定され
る設定範囲内にあれば設定範囲内検出信号を出力するア
ドレス比較手段と、前記アドレス比較手段によって前記
設定範囲内検出信号の少なくとも１つが出力された場合
にＣＰＵアドレスを格納して実行過程を記憶するＣＰＵ
実行過程格納手段とを備えて構成される。
が出力するＣＰＵアドレスを１命令ごとに格納して実行
過程を記憶するアドレス記憶制御方式であって、複数の
領域に分割したＣＰＵ実行過程トレースのため格納する
必要のあるＣＰＵアドレスそれぞれの下限アドレスと上
限アドレスをそれぞれ組として格納するアドレス格納手
段と、ＣＰＵアドレスと前記アドレス格納手段による下
限アドレスと上限アドレスの組とを比較しＣＰＵアドレ
スが下限アドレスと上限アドレスの組によって設定され
る設定範囲内にあれば設定範囲内検出信号を出力するア
ドレス比較手段と、前記アドレス比較手段によって前記
設定範囲内検出信号の少なくとも１つが出力された場合
にＣＰＵアドレスを格納して実行過程を記憶するＣＰＵ
実行過程格納手段とを備えて構成される。
【０００５】また本発明の方式は、前記アドレス比較手
段によるＣＰＵアドレスの設定範囲内にあるか否かの判
定は、ＣＰＵアドレスが下限アドレスに等しいかより大
で、かつ上限アドレスに等しいかより小なる２つの条件
を満足するか否かにもとづいて行なう構成を有する。
段によるＣＰＵアドレスの設定範囲内にあるか否かの判
定は、ＣＰＵアドレスが下限アドレスに等しいかより大
で、かつ上限アドレスに等しいかより小なる２つの条件
を満足するか否かにもとづいて行なう構成を有する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は、本発明の一実施例の構成図である
。図１に示す実施例は、ＣＰＵアドレス１７０を出力す
るＣＰＵ（中央処理装置）１００と、複数に分割した格
納する必要のあるＣＰＵアドレスの下限アドレスと上限
アドレスを組として記憶するアドレス格納手段としての
複数の組の上限アドレス格納部１１０，上限アドレス格
納部１２０〜下限アドレス格納部１１１，上限アドレス
格納部１２１と、下限アドレス格納部１１０および上限
アドレス格納部１２０〜下限アドレス格納部１１１およ
び上限アドレス格納部１２１のそれぞれの格納部によっ
て設定されるアドレスの設定範囲内にＣＰＵアドレス１
７０が存在する場合に設定範囲内検出信号１８０設定範
囲内検出信号１８１を出力するアドレス比較手段を構成
する複数のアドレス比較部１３０〜アドレス比較部１３
１と、設定範囲内検出信号１８０〜設定範囲内検出信号
１８１のうちの何れか１つでも出力された場合にのみ格
納パルス１９０を出力してＣＰＵアドレス１７０を格納
するＣＰＵ実行過程格納手段を構成する条件判断部１４
０，格納アドレスカウンタ１５０およびＣＰＵ実行過程
格納部１６０とを備えて成る。
。図１に示す実施例は、ＣＰＵアドレス１７０を出力す
るＣＰＵ（中央処理装置）１００と、複数に分割した格
納する必要のあるＣＰＵアドレスの下限アドレスと上限
アドレスを組として記憶するアドレス格納手段としての
複数の組の上限アドレス格納部１１０，上限アドレス格
納部１２０〜下限アドレス格納部１１１，上限アドレス
格納部１２１と、下限アドレス格納部１１０および上限
アドレス格納部１２０〜下限アドレス格納部１１１およ
び上限アドレス格納部１２１のそれぞれの格納部によっ
て設定されるアドレスの設定範囲内にＣＰＵアドレス１
７０が存在する場合に設定範囲内検出信号１８０設定範
囲内検出信号１８１を出力するアドレス比較手段を構成
する複数のアドレス比較部１３０〜アドレス比較部１３
１と、設定範囲内検出信号１８０〜設定範囲内検出信号
１８１のうちの何れか１つでも出力された場合にのみ格
納パルス１９０を出力してＣＰＵアドレス１７０を格納
するＣＰＵ実行過程格納手段を構成する条件判断部１４
０，格納アドレスカウンタ１５０およびＣＰＵ実行過程
格納部１６０とを備えて成る。
【０００８】次に本実施例の動作について説明する。
【０００９】最初に、下限アドレス格納部１１０〜下限
アドレス格納部１１１にそれぞれ、格納する必要のある
ＣＰＵアドレス１７０の複数の分割領域ごとのアドレス
下限を、また上限アドレス格納部１２０〜上限アドレス
格納部１２１にはアドレス上限を格納しておく。ここで
いう格納する必要のあるＣＰＵアドレスとは、ＣＰＵ実
行過程トレースに必要なもので、ＣＰＵアドレスによっ
て設定されるプログラムにおけるループ動作フローの指
定その他、ＣＰＵ実行過程トレースのためには直接必要
としないアドレスを除いたものを示す。
アドレス格納部１１１にそれぞれ、格納する必要のある
ＣＰＵアドレス１７０の複数の分割領域ごとのアドレス
下限を、また上限アドレス格納部１２０〜上限アドレス
格納部１２１にはアドレス上限を格納しておく。ここで
いう格納する必要のあるＣＰＵアドレスとは、ＣＰＵ実
行過程トレースに必要なもので、ＣＰＵアドレスによっ
て設定されるプログラムにおけるループ動作フローの指
定その他、ＣＰＵ実行過程トレースのためには直接必要
としないアドレスを除いたものを示す。
【００１０】次に、ＣＰＵ１００の実行を開始し、実行
ごとにアドレス比較部１３０〜アドレス比較部１３１で
ＣＰＵアドレス１７０が存在するアドレス範囲を判定し
、ＣＰＵアドレス１７０を含むアドレス設定範囲を有す
るアドレス比較部からは設定範囲内検出信号１８０〜設
定範囲内検出信号１８１のいずれかを出力する。
ごとにアドレス比較部１３０〜アドレス比較部１３１で
ＣＰＵアドレス１７０が存在するアドレス範囲を判定し
、ＣＰＵアドレス１７０を含むアドレス設定範囲を有す
るアドレス比較部からは設定範囲内検出信号１８０〜設
定範囲内検出信号１８１のいずれかを出力する。
【００１１】アドレス比較部１３０〜アドレス比較部１
３１はそれぞれ、２つのコンパレータａ１，ａ２を有し
、コンパレータａ１ではＣＰＵアドレス１７０が下限ア
ドレスに等しいかそれより大であるかを比較判定し、コ
ンパレータａ２はＣＰＵアドレス１７０が上限アドレス
に等しいかそれより小であるかを比較判定し、これら２
つの比較条件が成立するときは、ＣＰＵアドレス１７０
が必要なＣＰＵアドレスの範囲内にあるとしてＮＡＮＤ
ゲートｂからは“１”レベルの設定範囲内検出信号１８
０を出力する。
３１はそれぞれ、２つのコンパレータａ１，ａ２を有し
、コンパレータａ１ではＣＰＵアドレス１７０が下限ア
ドレスに等しいかそれより大であるかを比較判定し、コ
ンパレータａ２はＣＰＵアドレス１７０が上限アドレス
に等しいかそれより小であるかを比較判定し、これら２
つの比較条件が成立するときは、ＣＰＵアドレス１７０
が必要なＣＰＵアドレスの範囲内にあるとしてＮＡＮＤ
ゲートｂからは“１”レベルの設定範囲内検出信号１８
０を出力する。
【００１２】条件判断部１４０はＯＲゲートｃを備え、
何れかの設定範囲内検出信号でも出力されると格納パル
ス１９０を出力し格納アドレスカウンタ１５０に送出す
る。
何れかの設定範囲内検出信号でも出力されると格納パル
ス１９０を出力し格納アドレスカウンタ１５０に送出す
る。
【００１３】格納アドレスカウンタ１５０は、カウタｄ
と加算器ｅを備え、格納パルス１９０の入力ごとに格納
アドレス１５０のカウント値を１ずつ増加し、また格納
パルス１９０はＣＰＵアドレスをＣＰＵ実行過程格部品
１６０に記憶する。
と加算器ｅを備え、格納パルス１９０の入力ごとに格納
アドレス１５０のカウント値を１ずつ増加し、また格納
パルス１９０はＣＰＵアドレスをＣＰＵ実行過程格部品
１６０に記憶する。
【００１４】また、アドレス比較手段１３０〜アドレス
比較手段１３１により比較を行い、ＣＰＵアドレス１７
０が必要なＣＰＵアドレスの範囲内になければ、設定範
囲内検出信号１８０〜設定範囲内検出信号１８１の何れ
も出力せず、従って、条件判断部１４０は格納パルス１
９０を生成しないので、ＣＰＵアドレス１７０は読み捨
てられる。以降、以上のＣＰＵ１００の実行を繰り返す
。
比較手段１３１により比較を行い、ＣＰＵアドレス１７
０が必要なＣＰＵアドレスの範囲内になければ、設定範
囲内検出信号１８０〜設定範囲内検出信号１８１の何れ
も出力せず、従って、条件判断部１４０は格納パルス１
９０を生成しないので、ＣＰＵアドレス１７０は読み捨
てられる。以降、以上のＣＰＵ１００の実行を繰り返す
。
【００１５】このようにして、必要な範囲のＣＰＵアド
レスのみをＣＰＵ実行過程格納部１６０に格納すること
ができる。
レスのみをＣＰＵ実行過程格納部１６０に格納すること
ができる。
【００１６】
【発明の効果】以上説明したように本発明のアドレス記
憶制御方式は、必要な範囲のＣＰＵアドレスのみをＣＰ
Ｕ実行過程格納メモリに格納することにより、メモリの
使用効率を著しく上げることができ、同じ容量のメモリ
でより多くの必要なＣＰＵアドレスを格納することがで
きるという効果がある。
憶制御方式は、必要な範囲のＣＰＵアドレスのみをＣＰ
Ｕ実行過程格納メモリに格納することにより、メモリの
使用効率を著しく上げることができ、同じ容量のメモリ
でより多くの必要なＣＰＵアドレスを格納することがで
きるという効果がある。
【図１】本発明の一実施例の構成図である。
１００ ＣＰＵ
１１０〜１１１ 下限アドレス格納部１２０〜１
２１ 上限アドレス格納部１３０〜１３１
アドレス比較部１４０ 条件判断部 １５０ 格納アドレスカウンタ １６０ ＣＰＵ実行過程格納部 ａ１，ａ２ コンパレータ ｂ ＮＡＮＤゲート ｃ ＯＲゲート ｄ カウンタ ｅ 加算器
２１ 上限アドレス格納部１３０〜１３１
アドレス比較部１４０ 条件判断部 １５０ 格納アドレスカウンタ １６０ ＣＰＵ実行過程格納部 ａ１，ａ２ コンパレータ ｂ ＮＡＮＤゲート ｃ ＯＲゲート ｄ カウンタ ｅ 加算器
Claims (2)
- 【請求項１】 ＣＰＵが出力するＣＰＵアドレスを１
命令ごとに格納して実行過程を記憶するアドレス記憶制
御方式であって、複数の領域に分割したＣＰＵ実行過程
トレースのため格納する必要のあるＣＰＵアドレスそれ
ぞれの下限アドレスと上限アドレスをそれぞれ組として
格納するアドレス格納手段と、ＣＰＵアドレスと前記ア
ドレス格納手段による下限アドレスと上限アドレスの組
とを比較しＣＰＵアドレスが下限アドレスと上限アドレ
スの組によって設定される設定範囲内にあれば設定範囲
内検出信号を出力するアドレス比較手段と、前記アドレ
ス比較手段によって前記設定範囲内検出信号の少なくと
も１つが出力された場合にＣＰＵアドレスを格納して実
行過程を記憶するＣＰＵ実行過程格納手段とを備えて成
ることを特徴とするアドレス記憶制御方式。 - 【請求項２】 前記アドレス比較手段によるＣＰＵア
ドレスの設定範囲内にあるか否かの判定は、ＣＰＵアド
レスが下限アドレスに等しいかより大で、かつ上限アド
レスに等しいかより小なる２つの条件を満足するか否か
にもとづいて行なうことを特徴とする請求項１記載のア
ドレス記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006113A JPH04238546A (ja) | 1991-01-23 | 1991-01-23 | アドレス記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006113A JPH04238546A (ja) | 1991-01-23 | 1991-01-23 | アドレス記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04238546A true JPH04238546A (ja) | 1992-08-26 |
Family
ID=11629452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006113A Pending JPH04238546A (ja) | 1991-01-23 | 1991-01-23 | アドレス記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04238546A (ja) |
-
1991
- 1991-01-23 JP JP3006113A patent/JPH04238546A/ja active Pending
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