JPH04239733A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04239733A JPH04239733A JP622991A JP622991A JPH04239733A JP H04239733 A JPH04239733 A JP H04239733A JP 622991 A JP622991 A JP 622991A JP 622991 A JP622991 A JP 622991A JP H04239733 A JPH04239733 A JP H04239733A
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- gate electrode
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置、特にＦＥ
Ｔ（電界効果トランジスタ）の構造およびその製造方法
に関する。
Ｔ（電界効果トランジスタ）の構造およびその製造方法
に関する。
【０００２】
【従来の技術】ＦＥＴ、特にＧａＡｓ等の化合物半導体
を用いたＦＥＴなどにおいては、ソース抵抗を低減する
ために必要な高濃度不純物領域であるソース・ドレイン
領域を、ゲートに対して自己整合的に形成する構造が採
られ、そのための技術として例えばＳＡＩＮＴ（Ｓｅｌ
ｆ−Ａｌｉｇｎｅｄ Ｉｍｐｌａｎｔａｔｉｏｎ
ｆｏｒＮ＋ −ｌａｙｅｒ Ｔｅｃｈｎｏｌｏｇｙ）
と呼ばれるプロセスが知られている（ＩＥＥＥのトラン
ザクション オン エレクトロン デバイセズ（
ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣ
ＴＲＯＮ ＤＥＶＩＣＥＳ）Ｖｏｌ．ＥＤ２９，
Ｎｏ．１１，１９８２年，ｐ１７７２）。
を用いたＦＥＴなどにおいては、ソース抵抗を低減する
ために必要な高濃度不純物領域であるソース・ドレイン
領域を、ゲートに対して自己整合的に形成する構造が採
られ、そのための技術として例えばＳＡＩＮＴ（Ｓｅｌ
ｆ−Ａｌｉｇｎｅｄ Ｉｍｐｌａｎｔａｔｉｏｎ
ｆｏｒＮ＋ −ｌａｙｅｒ Ｔｅｃｈｎｏｌｏｇｙ）
と呼ばれるプロセスが知られている（ＩＥＥＥのトラン
ザクション オン エレクトロン デバイセズ（
ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣ
ＴＲＯＮ ＤＥＶＩＣＥＳ）Ｖｏｌ．ＥＤ２９，
Ｎｏ．１１，１９８２年，ｐ１７７２）。
【０００３】図４にそのようなＦＥＴの構造を示す。Ｇ
ａＡｓ基板１の上にＳｉＮ膜２を介してレジスト膜およ
びその上のＳｉＯ２ 膜からなるＴ形ダミーゲート（図
示せず）を形成し、これをマスクとしてイオン注入を行
なうことにより高濃度不純物（Ｎ＋ ）領域であるソー
ス・ドレイン領域３を形成した後、ＳｉＯ２ 膜４でダ
ミーゲートの反転パターンを形成し、ダミーゲート跡に
ゲート電極５を形成したものである。なお、符号６はオ
ーミック電極を示す。
ａＡｓ基板１の上にＳｉＮ膜２を介してレジスト膜およ
びその上のＳｉＯ２ 膜からなるＴ形ダミーゲート（図
示せず）を形成し、これをマスクとしてイオン注入を行
なうことにより高濃度不純物（Ｎ＋ ）領域であるソー
ス・ドレイン領域３を形成した後、ＳｉＯ２ 膜４でダ
ミーゲートの反転パターンを形成し、ダミーゲート跡に
ゲート電極５を形成したものである。なお、符号６はオ
ーミック電極を示す。
【０００４】
【発明が解決しようとする課題】上述した従来のＦＥＴ
では、ゲート電極５の一部がＳｉＯ２ 膜４およびＳｉ
Ｎ膜２の上にオーバーラップする構造になっていたため
、その部分は金属−絶縁膜−半導体のＭＩＳ構造となり
、余分な寄生容量（ＭＩＳ容量）が生じてＦＥＴの高周
波特性を劣化させるという問題があった。
では、ゲート電極５の一部がＳｉＯ２ 膜４およびＳｉ
Ｎ膜２の上にオーバーラップする構造になっていたため
、その部分は金属−絶縁膜−半導体のＭＩＳ構造となり
、余分な寄生容量（ＭＩＳ容量）が生じてＦＥＴの高周
波特性を劣化させるという問題があった。
【０００５】
【課題を解決するための手段】この発明の半導体装置は
、ゲート電極がオーバーラップする部分の絶縁膜の厚み
を、ゲート電極周辺部からゲート電極下の端部までほぼ
一定としたものである。
、ゲート電極がオーバーラップする部分の絶縁膜の厚み
を、ゲート電極周辺部からゲート電極下の端部までほぼ
一定としたものである。
【０００６】また、この発明の製造方法は、上記絶縁膜
の形成を、横方向の付き回りがない膜生成法を用いて行
なうことにより、上述した構造を実現するものである。
の形成を、横方向の付き回りがない膜生成法を用いて行
なうことにより、上述した構造を実現するものである。
【０００７】
【作用】従来Ｔ形ダミーゲートを付した状態でＲＦマグ
ネトロン・スパッタリング法等により全面にＳｉＯ２
膜を形成した後、リフトオフによりダミーゲートを除去
すると、残されたＳｉＯ２ 膜４は図４に示したように
ゲート付近で鳥のくちばし状の斜面を形成し、その厚み
が減少してＭＩＳ容量値を増大させることになる。これ
に対しこの発明では、このような絶縁膜の厚みの減少を
なくしたことでＭＩＳ容量値を小さく押さえることがで
きる。このような絶縁膜の形状は、ＲＦマグネトロン・
スパッタリング法のような膜生成法の代りに、ＥＣＲ−
ＣＶＤのようなある条件では横方向の付き回りのない膜
が形成できる膜生成法を利用することにより実現される
。
ネトロン・スパッタリング法等により全面にＳｉＯ２
膜を形成した後、リフトオフによりダミーゲートを除去
すると、残されたＳｉＯ２ 膜４は図４に示したように
ゲート付近で鳥のくちばし状の斜面を形成し、その厚み
が減少してＭＩＳ容量値を増大させることになる。これ
に対しこの発明では、このような絶縁膜の厚みの減少を
なくしたことでＭＩＳ容量値を小さく押さえることがで
きる。このような絶縁膜の形状は、ＲＦマグネトロン・
スパッタリング法のような膜生成法の代りに、ＥＣＲ−
ＣＶＤのようなある条件では横方向の付き回りのない膜
が形成できる膜生成法を利用することにより実現される
。
【０００８】
【実施例】図１はこの発明の一実施例を示す断面図であ
る。図４と同一符号は同一もしくは相当部分を示すが、
本実施例では図４のＳｉＯ２ 膜４の代りにＳｉＮ膜７
を用いている。このＳｉＮ膜７は、ゲート電極５の周辺
部からゲート電極５の下にある端部に至るまでほぼ一定
の厚みを有し、図４のＳｉＯ２ 膜４のようにゲート電
極５の下で薄くなってはいない。このため、この部分に
おけるＭＩＳ容量値の増大が回避される。
る。図４と同一符号は同一もしくは相当部分を示すが、
本実施例では図４のＳｉＯ２ 膜４の代りにＳｉＮ膜７
を用いている。このＳｉＮ膜７は、ゲート電極５の周辺
部からゲート電極５の下にある端部に至るまでほぼ一定
の厚みを有し、図４のＳｉＯ２ 膜４のようにゲート電
極５の下で薄くなってはいない。このため、この部分に
おけるＭＩＳ容量値の増大が回避される。
【０００９】次に図２および図３を用いてその製造方法
を説明する。まず、ＧａＡｓ基板１の上にＣＶＤ法によ
り保護膜としてのＳｉＮ膜２を形成した後、レジスト膜
１１およびスパッタ法により生成したＳｉＯ２ 膜１２
からなるＴ形ダミーゲートを形成し、このＴ形ダミーゲ
ートをマスクとするイオン注入によりソース・ドレイン
領域３を形成する（図２（ａ））。次いでウェットエッ
チングまたはＲＩＥ等のドライエッチングにより、Ｔ形
ダミーゲートの上層を構成するＳｉＯ２ 膜１２を除去
する（図２（ｂ））。その後、ＥＣＲ−ＣＶＤ法により
ＳｉＮ膜７を形成する（図２（ｃ））。ＳｉＮ膜７は、
図示のように縦方向にのみ堆積し、横方向には付着しな
い。 このとき、ＳｉＮ膜７の膜厚をレジスト膜１１より薄く
し、レジスト膜１１の側面を一部露出させておくことで
、リフト・オフ法によってレジスト膜１１を除去しやす
くする。
を説明する。まず、ＧａＡｓ基板１の上にＣＶＤ法によ
り保護膜としてのＳｉＮ膜２を形成した後、レジスト膜
１１およびスパッタ法により生成したＳｉＯ２ 膜１２
からなるＴ形ダミーゲートを形成し、このＴ形ダミーゲ
ートをマスクとするイオン注入によりソース・ドレイン
領域３を形成する（図２（ａ））。次いでウェットエッ
チングまたはＲＩＥ等のドライエッチングにより、Ｔ形
ダミーゲートの上層を構成するＳｉＯ２ 膜１２を除去
する（図２（ｂ））。その後、ＥＣＲ−ＣＶＤ法により
ＳｉＮ膜７を形成する（図２（ｃ））。ＳｉＮ膜７は、
図示のように縦方向にのみ堆積し、横方向には付着しな
い。 このとき、ＳｉＮ膜７の膜厚をレジスト膜１１より薄く
し、レジスト膜１１の側面を一部露出させておくことで
、リフト・オフ法によってレジスト膜１１を除去しやす
くする。
【００１０】リフト・オフ法によりレジスト膜１１およ
びその上のＳｉＮ膜７を除去すると、残ったＳｉＮ膜７
によりダミーゲートの反転パターンが形成される（図３
（ａ））。そこで、プラズマエッチング法を用いてオー
ミック電極形成領域のＳｉＮ膜７およびＳｉＮ膜２を除
去するパターニングを行った後、オーミック金属の蒸着
およびリフトオフによってオーミック電極６を形成する
（図３（ｂ））。最後にゲート部のＳｉＮ膜２ を同じ
くプラズマエッチング法により除去した後、ショットキ
金属の蒸着およびリフトオフによりゲート電極５を形成
する（図３（ｃ））。
びその上のＳｉＮ膜７を除去すると、残ったＳｉＮ膜７
によりダミーゲートの反転パターンが形成される（図３
（ａ））。そこで、プラズマエッチング法を用いてオー
ミック電極形成領域のＳｉＮ膜７およびＳｉＮ膜２を除
去するパターニングを行った後、オーミック金属の蒸着
およびリフトオフによってオーミック電極６を形成する
（図３（ｂ））。最後にゲート部のＳｉＮ膜２ を同じ
くプラズマエッチング法により除去した後、ショットキ
金属の蒸着およびリフトオフによりゲート電極５を形成
する（図３（ｃ））。
【００１１】
【発明の効果】以上説明したようにこの発明によれば、
ゲート電極がオーバーラップする部分の絶縁膜の厚みが
ゲート電極周辺部からゲート電極下の端部までほぼ一定
で減少しないようにしたことにより、寄生ＭＩＳ容量値
を減少させ、ＦＥＴの高周波特性を改善することができ
る。また横方向の付き回りのない膜生成法を用いること
により、そのような絶縁膜を容易に形成することができ
る。特に、そのようなＭＩＳ容量の影響が無視できなく
なるゲート長が０．５μｍ以下程度のＦＥＴに適用して
効果的である。
ゲート電極がオーバーラップする部分の絶縁膜の厚みが
ゲート電極周辺部からゲート電極下の端部までほぼ一定
で減少しないようにしたことにより、寄生ＭＩＳ容量値
を減少させ、ＦＥＴの高周波特性を改善することができ
る。また横方向の付き回りのない膜生成法を用いること
により、そのような絶縁膜を容易に形成することができ
る。特に、そのようなＭＩＳ容量の影響が無視できなく
なるゲート長が０．５μｍ以下程度のＦＥＴに適用して
効果的である。
【図１】本発明の一実施例であるＦＥＴを示す断面図、
【図２】本発明の一実施例であるＦＥＴの製造方法（前
半）を示す工程断面図
半）を示す工程断面図
【図３】本発明の一実施例であるＦＥＴの製造方法（後
半）を示す工程断面図
半）を示す工程断面図
【図４】従来例を示す断面図である。
Claims (2)
- 【請求項１】 ソース・ドレイン領域がゲートに対し
て自己整合的に形成されかつゲート電極の一部が絶縁膜
上にオーバーラップした構造のＦＥＴを含む半導体装置
において、上記絶縁膜の厚みをゲート電極周辺部からゲ
ート電極下の端部までほぼ一定としたことを特徴とする
半導体装置。 - 【請求項２】 半導体基板上に形成されたダミーゲー
トをマスクとしてイオン注入を行なった後、絶縁膜によ
りダミーゲートの反転パターンを形成し、ダミーゲート
跡にゲート電極を形成することによりＦＥＴのソース・
ドレイン領域をゲートに対して自己整合的に形成する工
程を有する半導体装置の製造方法において、ダミーゲー
トの反転パターンを構成する絶縁膜の形成を、横方向の
付き回りがない膜生成法により行なうことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP622991A JPH04239733A (ja) | 1991-01-23 | 1991-01-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP622991A JPH04239733A (ja) | 1991-01-23 | 1991-01-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239733A true JPH04239733A (ja) | 1992-08-27 |
Family
ID=11632689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP622991A Pending JPH04239733A (ja) | 1991-01-23 | 1991-01-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239733A (ja) |
-
1991
- 1991-01-23 JP JP622991A patent/JPH04239733A/ja active Pending
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