JPS5856470A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5856470A JPS5856470A JP56155241A JP15524181A JPS5856470A JP S5856470 A JPS5856470 A JP S5856470A JP 56155241 A JP56155241 A JP 56155241A JP 15524181 A JP15524181 A JP 15524181A JP S5856470 A JPS5856470 A JP S5856470A
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- JP
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- layer
- substrate
- film
- source
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。特に、牛絶縁
性砒化ガリュウム（ＧａＡ８）を基板と−し、この基板
表層にイオン注入されたｎ型不純物層をチャンネルとし
、このチャンネル領域上に形成されたりフラクトリーメ
タルよシなるゲート電極を有する半導体装置の製造方法
の改良に関する。
性砒化ガリュウム（ＧａＡ８）を基板と−し、この基板
表層にイオン注入されたｎ型不純物層をチャンネルとし
、このチャンネル領域上に形成されたりフラクトリーメ
タルよシなるゲート電極を有する半導体装置の製造方法
の改良に関する。
砒化ガリ具つム（ＧａＡａ）はこれにクローム（Ｏｒ
）等をドープすると半絶縁性となるため、上記の如くこ
の基板表層に十分大量のｎ型不純物を導入してｎ型チャ
ンネルを形成し、このチャンネル上にショットキバリヤ
型ゲートを形成し電界効果トランジスタを製造すること
が多い。砒化ガリエウム（Ｇａ Ａｓ ’）中において
は電子移動度が速いため、動作速度の速い半導体装置を
製造することがｆきる利点がある他、微細パターンの形
成も比較的容易なため、高周波用としても有利〒ある。
）等をドープすると半絶縁性となるため、上記の如くこ
の基板表層に十分大量のｎ型不純物を導入してｎ型チャ
ンネルを形成し、このチャンネル上にショットキバリヤ
型ゲートを形成し電界効果トランジスタを製造すること
が多い。砒化ガリエウム（Ｇａ Ａｓ ’）中において
は電子移動度が速いため、動作速度の速い半導体装置を
製造することがｆきる利点がある他、微細パターンの形
成も比較的容易なため、高周波用としても有利〒ある。
ソース・ドレイン電極は金／金・ゲルマニエウム（Ａｕ
／Ａｕ−（）ｅ）ヲ使用する場合が多い。ダート電極と
しては歴史的にはアルミニニウム（Ａ／）を使用した時
代もあったが、特にノーマリオフ型（エンハンスメント
型）となすためにはゲートとソース・ドレイン間のデプ
リション領域をなくしたいという要望があるため、ゲー
トをマスクとしてｎ型不純物をイオン注入して、ダート
に対してセルファラインドｎ型ソース・ドレイン領域の
形成を可能とするため、ゲート材料はチタン（Ｔｉ）、
タングステン（Ｗ）等のりフラクトリーメタル或いはそ
れらのシリサイ２合金に移行した。具体的には、第１図
に示すように、半絶縁性砒化ガリュウム（ｏａＡｓ）基
板ｌの素子形成領域にｎ型不純物をイオン注入してｎ型
層２を形成した後、チタン（Ｔｉ）、タングステン（Ｗ
）等のりフラクトリーメタルよりなるシ璽ットキノリャ
ゲート３を形成した後、素子形成領域以外の領域を７オ
トレジスト膜４〒覆い再びｎ型不純物をイオン注入して
ｎ＋１１層よりなるソース領域５とドレイン領域６とを
形成する。
／Ａｕ−（）ｅ）ヲ使用する場合が多い。ダート電極と
しては歴史的にはアルミニニウム（Ａ／）を使用した時
代もあったが、特にノーマリオフ型（エンハンスメント
型）となすためにはゲートとソース・ドレイン間のデプ
リション領域をなくしたいという要望があるため、ゲー
トをマスクとしてｎ型不純物をイオン注入して、ダート
に対してセルファラインドｎ型ソース・ドレイン領域の
形成を可能とするため、ゲート材料はチタン（Ｔｉ）、
タングステン（Ｗ）等のりフラクトリーメタル或いはそ
れらのシリサイ２合金に移行した。具体的には、第１図
に示すように、半絶縁性砒化ガリュウム（ｏａＡｓ）基
板ｌの素子形成領域にｎ型不純物をイオン注入してｎ型
層２を形成した後、チタン（Ｔｉ）、タングステン（Ｗ
）等のりフラクトリーメタルよりなるシ璽ットキノリャ
ゲート３を形成した後、素子形成領域以外の領域を７オ
トレジスト膜４〒覆い再びｎ型不純物をイオン注入して
ｎ＋１１層よりなるソース領域５とドレイン領域６とを
形成する。
ところが、ソース領域５とドレイン領域６とが熱処理工
程期間中に第２図に示すようにゲート電′！＃３の下部
迄拡散する傾向があシ、ゲート電極３の両端下部領域の
不純物濃度が極めて高濃度となるため、ゲートの逆方向
絶縁耐力の低下を惹起する欠点がある。更に、ゲート電
極３のエラｆ”グ工程において、ゲート電極３が第３図
に示すように台形となる傾向があり、この場合はグー、
ト端部な貫通してｎ型不純物がイオン注入されるため、
上記のゲート電極３の両端下部領域の不純物濃度が高く
なる傾向は更に強められ、ダートの逆方向絶縁耐力の低
下を惹起する欠点は更に顕著なものとなる。
程期間中に第２図に示すようにゲート電′！＃３の下部
迄拡散する傾向があシ、ゲート電極３の両端下部領域の
不純物濃度が極めて高濃度となるため、ゲートの逆方向
絶縁耐力の低下を惹起する欠点がある。更に、ゲート電
極３のエラｆ”グ工程において、ゲート電極３が第３図
に示すように台形となる傾向があり、この場合はグー、
ト端部な貫通してｎ型不純物がイオン注入されるため、
上記のゲート電極３の両端下部領域の不純物濃度が高く
なる傾向は更に強められ、ダートの逆方向絶縁耐力の低
下を惹起する欠点は更に顕著なものとなる。
本発明の目的はこの欠点を解消することにア抄、半絶縁
性砒化ガリュウム（ＧａＡｅ）を基板とし、この基板表
層の素子形成領域にｎ型不純物をイオン注入の上熱処理
して活性層すなわちチャンネルを形成し、このチャンネ
ル領域上のゲート電極形成領域上にり７ラクトリーメタ
ルよねなるゲート電体を形成し、仁のゲート電極をマス
クとして再びｎ型不純物をイオン注入してソース・ドレ
インを形成し、フィールＰ上及びダート電極上を絶縁す
る目的をもって基板全面に絶縁物層を形成し、ソース・
ドレイン上に電極窓明けをなして、ここにソース・ドレ
イン電極・配線を配設してなる電界効果トランジスタに
おいて、ゲート電極とソース・ドレイン領域との間の逆
方向絶縁耐力の向上した電界効果トランジスタを製造す
る方法を提供することにある。
性砒化ガリュウム（ＧａＡｅ）を基板とし、この基板表
層の素子形成領域にｎ型不純物をイオン注入の上熱処理
して活性層すなわちチャンネルを形成し、このチャンネ
ル領域上のゲート電極形成領域上にり７ラクトリーメタ
ルよねなるゲート電体を形成し、仁のゲート電極をマス
クとして再びｎ型不純物をイオン注入してソース・ドレ
インを形成し、フィールＰ上及びダート電極上を絶縁す
る目的をもって基板全面に絶縁物層を形成し、ソース・
ドレイン上に電極窓明けをなして、ここにソース・ドレ
イン電極・配線を配設してなる電界効果トランジスタに
おいて、ゲート電極とソース・ドレイン領域との間の逆
方向絶縁耐力の向上した電界効果トランジスタを製造す
る方法を提供することにある。
その要旨性、リフラクトリ−メタルよりなるゲート電極
をマスクとしてｎ型不純物をイオン注入してソース・ド
レインを形成するに際し、マスクとして機能するゲート
電極の側面に注入イオンに対するノ号リヤを設け、この
ノ９リヤによってゲート電極直近の活性層中にはイオン
注入がなされず、ゲート電極直近の活性層中のｎ型不純
物濃度゛は過度に上昇しないようにすることにあり、そ
の／？リヤの材料及び形成方法の相違により決定される
二つの独立した発明を包含する。まず、第１の発明はそ
の／々リヤの材料を二酸化シリコン（８１０２）のよう
な絶縁物とし、ゲート電極形成後、基板全面ニ薄＜ ５
００〜１，０００ Ｘ 程１１’ニ二酸化Ｖ ！ｊ ：
ｙ ン（８１０１）層を形成し、更にイオン注入マスク
用の７オトレ・クスト膜を厚く１〜２μｍ程度形成した
後、このフォトレジスト膜を素子形成領域上から除去し
、その除去ノンヘゲート電極部をマスクとしてｎｆｉ不
純物をイオン注入した後使用済みの７オトレジスト膜を
除去して、熱処理を施してソース・ドレインのｎ＋Ｍを
形成し、ソース・ドレイン領域上の二酸化シリコン（８
１０，）層にソース・ドレイン電極用窓明けをなしてこ
こにソース・ｒしく ｙ電極とこれに接続される配線を
なすことにある０このとき、基板全面に薄く形成された
二酸化シリコン（ＳｔＯ２）層が、ゲート電極側面にお
いてはダート電極の高さに相当する厚さとなるの！、イ
オン注入に対しノ々リヤとしての機能を十分発揮すると
ともに、熱処理に対しては保護膜としての機能な発揮す
る。なお、本発明にあっては、上記のイオン注入に対す
るマスクとして使用された二酸化シリコン（Ｓ１０□）
層は損傷を受けていることが一般１ある故、一旦すべて
これを除去し、あらためて別の二酸化シリコン（Ｓ１Ｏ
２）層を形成して、これをゲート上の絶縁層とフィール
Ｐ絶縁層として使用することはより有効である。次に、
第２の発明はその／々リヤの材料をフォトレジストとし
、ゲート電極形成後、基板全面に比較的厚＜ ５，００
０〜６，０００Ｘ穆聞に二酸化シリコン（８１０，）層
を形成した後これを素子形成領域上から除去して素子形
成領域を露出させた後、基板全面にフォトレジスト膜を
α２μｍ程度の厚さに塗布する。その後、ｎ型不純物を
イオン注入し、使用済みのフォトレジスト膜を除去して
二酸化シリコン（８１０ｇ）、窒化シリコン（ｓｔ３ｎ
４）等の保護膜を形成して熱処理を施し、ソース・ドレ
インのｎ＋＃を形成し、この保護膜として使用された二
酸化シリコン（８１０２）、窒化シリコン（Ｓｉ３Ｎ４
）等の膜をそのｔまゲート上の絶縁層とフィールＰ絶縁
層として使用することとし、コレにソース・ドレイン電
極用窓明けをなしてここにソース・ドレイン電極とこれ
に接続される配線をなすことにある。このとき、第１の
発明の場合と同様、基板全面に塗布されたフォトレジス
ト膜がゲート電極側面においてはゲート電極の高さに相
当する厚さとなるので、イオン注入に対しノ９リヤとし
ての機柿な十分発揮することとなる。この第２の発明の
第１の発明に対する利点はイオン注入に対するバリヤ層
の形成が容易であり、かつ、イオン注入に要するエネル
ギーも少なく制御も容易′１％あること〒ある０なお、
この発明においても、素子形成領域を除く慴域に形成し
た比較的厚い二酸化シリコン（ｓｉｏ２）層を一旦除去
して、あらためて、別の二酸化シリコン（ｓｉｏ２）Ｍ
ｉを形成して、これをゲート上の絶Ｒ層とフィールＰ絶
縁層として使用することは、段差の解消ひいては断線め
防止という点からも有効″Ｔ！ある。
をマスクとしてｎ型不純物をイオン注入してソース・ド
レインを形成するに際し、マスクとして機能するゲート
電極の側面に注入イオンに対するノ号リヤを設け、この
ノ９リヤによってゲート電極直近の活性層中にはイオン
注入がなされず、ゲート電極直近の活性層中のｎ型不純
物濃度゛は過度に上昇しないようにすることにあり、そ
の／？リヤの材料及び形成方法の相違により決定される
二つの独立した発明を包含する。まず、第１の発明はそ
の／々リヤの材料を二酸化シリコン（８１０２）のよう
な絶縁物とし、ゲート電極形成後、基板全面ニ薄＜ ５
００〜１，０００ Ｘ 程１１’ニ二酸化Ｖ ！ｊ ：
ｙ ン（８１０１）層を形成し、更にイオン注入マスク
用の７オトレ・クスト膜を厚く１〜２μｍ程度形成した
後、このフォトレジスト膜を素子形成領域上から除去し
、その除去ノンヘゲート電極部をマスクとしてｎｆｉ不
純物をイオン注入した後使用済みの７オトレジスト膜を
除去して、熱処理を施してソース・ドレインのｎ＋Ｍを
形成し、ソース・ドレイン領域上の二酸化シリコン（８
１０，）層にソース・ドレイン電極用窓明けをなしてこ
こにソース・ｒしく ｙ電極とこれに接続される配線を
なすことにある０このとき、基板全面に薄く形成された
二酸化シリコン（ＳｔＯ２）層が、ゲート電極側面にお
いてはダート電極の高さに相当する厚さとなるの！、イ
オン注入に対しノ々リヤとしての機能を十分発揮すると
ともに、熱処理に対しては保護膜としての機能な発揮す
る。なお、本発明にあっては、上記のイオン注入に対す
るマスクとして使用された二酸化シリコン（Ｓ１０□）
層は損傷を受けていることが一般１ある故、一旦すべて
これを除去し、あらためて別の二酸化シリコン（Ｓ１Ｏ
２）層を形成して、これをゲート上の絶縁層とフィール
Ｐ絶縁層として使用することはより有効である。次に、
第２の発明はその／々リヤの材料をフォトレジストとし
、ゲート電極形成後、基板全面に比較的厚＜ ５，００
０〜６，０００Ｘ穆聞に二酸化シリコン（８１０，）層
を形成した後これを素子形成領域上から除去して素子形
成領域を露出させた後、基板全面にフォトレジスト膜を
α２μｍ程度の厚さに塗布する。その後、ｎ型不純物を
イオン注入し、使用済みのフォトレジスト膜を除去して
二酸化シリコン（８１０ｇ）、窒化シリコン（ｓｔ３ｎ
４）等の保護膜を形成して熱処理を施し、ソース・ドレ
インのｎ＋＃を形成し、この保護膜として使用された二
酸化シリコン（８１０２）、窒化シリコン（Ｓｉ３Ｎ４
）等の膜をそのｔまゲート上の絶縁層とフィールＰ絶縁
層として使用することとし、コレにソース・ドレイン電
極用窓明けをなしてここにソース・ドレイン電極とこれ
に接続される配線をなすことにある。このとき、第１の
発明の場合と同様、基板全面に塗布されたフォトレジス
ト膜がゲート電極側面においてはゲート電極の高さに相
当する厚さとなるので、イオン注入に対しノ９リヤとし
ての機柿な十分発揮することとなる。この第２の発明の
第１の発明に対する利点はイオン注入に対するバリヤ層
の形成が容易であり、かつ、イオン注入に要するエネル
ギーも少なく制御も容易′１％あること〒ある０なお、
この発明においても、素子形成領域を除く慴域に形成し
た比較的厚い二酸化シリコン（ｓｉｏ２）層を一旦除去
して、あらためて、別の二酸化シリコン（ｓｉｏ２）Ｍ
ｉを形成して、これをゲート上の絶Ｒ層とフィールＰ絶
縁層として使用することは、段差の解消ひいては断線め
防止という点からも有効″Ｔ！ある。
以下図面を参照しつつ、本出願の第１の発明に係る一実
施例について、その主要各工程を説明し、本発明の構成
と特有の効果とを明らかにする。
施例について、その主要各工程を説明し、本発明の構成
と特有の効果とを明らかにする。
第４図参照
クローム（Ｏｒ）等のＰ−プされた牛絶縁性砒化ガリエ
ウム（ＧａＡｓ）基板１の素子形成領域にマスク等を使
用して選択的にシリコン（８１）等のｎ型不純物をイオ
ン注入した後、基板１上に二酸化シリ：ｌ ｙ （ｓｉ
ｏ、） 、窒化シリ：ｆ ７ （８１３Ｎ、）等の保護
膜（図示せず）を形成の上熱処理してｎ型層２を形成す
る。次に、保護膜（図示せず）を除去した後、蒸着、ス
パッタ等の方法を使用して、チタン（Ｔｉ）、タングス
テン（Ｗ）等のりフラクトリーメタル或いはそのシリサ
イド合金よりなる＃（図示せず）を全面に形成し、フォ
トリソグラフィー法を使用してこの金属またはシリサイ
ドよりなる層の大部分をゲート領域上以外から除去し、
ショットキノ９リヤゲート３を形成する。
ウム（ＧａＡｓ）基板１の素子形成領域にマスク等を使
用して選択的にシリコン（８１）等のｎ型不純物をイオ
ン注入した後、基板１上に二酸化シリ：ｌ ｙ （ｓｉ
ｏ、） 、窒化シリ：ｆ ７ （８１３Ｎ、）等の保護
膜（図示せず）を形成の上熱処理してｎ型層２を形成す
る。次に、保護膜（図示せず）を除去した後、蒸着、ス
パッタ等の方法を使用して、チタン（Ｔｉ）、タングス
テン（Ｗ）等のりフラクトリーメタル或いはそのシリサ
イド合金よりなる＃（図示せず）を全面に形成し、フォ
トリソグラフィー法を使用してこの金属またはシリサイ
ドよりなる層の大部分をゲート領域上以外から除去し、
ショットキノ９リヤゲート３を形成する。
第５図参照
表面一部にゲート電極３を有する基板ｌの全面に二酸化
シリコン（Ｓｉｎ２）層８をうす（，５００〜１．０Ｏ
ＯＸ程変に形成する。この形成方法は化学的気相成長法
が適当である。つづいて、基板全面にフォトレジスト膜
９を比較的厚く１〜２μｍ程度の厚さに形成した後フォ
トリソグラフィー法を使用して素子形成領域上から除去
する。
シリコン（Ｓｉｎ２）層８をうす（，５００〜１．０Ｏ
ＯＸ程変に形成する。この形成方法は化学的気相成長法
が適当である。つづいて、基板全面にフォトレジスト膜
９を比較的厚く１〜２μｍ程度の厚さに形成した後フォ
トリソグラフィー法を使用して素子形成領域上から除去
する。
第６図参照
前工程でノぐターニングされたフォトレジスト膜９をマ
スクとして、シリコン（Ｓｌ）等のｎ 型不１４物をイ
オン注入する０レジスト除去につづいて、熱処理を施し
て、ｎ＋層であるノース１Ｏ１Ｐレイン１１を形成する
。このとき、ゲート電極３の側面に堆積した二酸化シリ
コン（ＥｌｉＯ，）層８が注入イオンに対するバリヤと
して機能し、ソースｌＯ、ドレイン１１とゲート電極３
との端部は相互に接触することはなく、５０ＯＡ相度の
間隔が残留するから、ゲート電極３の下部領域のｎ型不
純物濃度が過度に大きくなることはない０又、熱処理に
あたって、二酸化シリコン（Ｓ１０□）層８は保護膜と
して機能する０ 第７図参照 ソース１０、ｒレインｌｌ上と所望によりゲート電極３
上の領域において、二酸化シリコン（ｓｔｏ２）膜８に
開口を設ける。この３０の形成方法は、フォトリソグラ
フィー法を使用することが容易フある。蒸着法またはス
・ぞツタ法により金／金・ゲルマニュウム（Ａｕ ／
Ａｕ −Ｇｅ ）層を基板全面に形成し、所望のパター
ニングをなして、ソース電極・配線１２、ドレイン電極
・配線１３、ゲート配線１４を完成する０ 以上説明せるとおり、本発明によれば、半絶縁性砒化ガ
リエウム（ＧａＡｓ）を基板とし、この基板表層の素子
形成領域にｎ型活性層を形成し、この活性層上にリフラ
クトリ−メタルまたはそのシリサイＰ合金よりなるゲー
ト電極を形成し、このゲート電極をマスクとしてｎ型不
純物をイオン注入してｎ１域よりなるソース・ドレイン
を形成する電界効果トランジスタの製造方法において、
マスクとして機能するゲート電極の側面に二酸化シリコ
ン（Ｓ１Ｏ，）よりなるノ９リヤが設けらｈているため
、ゲート峨称とソース・ドレイン領域との間には、ｎ型
不純物濃度が過大フある領域が存在せず、ゲート電極と
ソース・ドレイン領域との間の逆方向Ｐ縁耐力の向上し
り電界効果トランジスタを提供することができる。
スクとして、シリコン（Ｓｌ）等のｎ 型不１４物をイ
オン注入する０レジスト除去につづいて、熱処理を施し
て、ｎ＋層であるノース１Ｏ１Ｐレイン１１を形成する
。このとき、ゲート電極３の側面に堆積した二酸化シリ
コン（ＥｌｉＯ，）層８が注入イオンに対するバリヤと
して機能し、ソースｌＯ、ドレイン１１とゲート電極３
との端部は相互に接触することはなく、５０ＯＡ相度の
間隔が残留するから、ゲート電極３の下部領域のｎ型不
純物濃度が過度に大きくなることはない０又、熱処理に
あたって、二酸化シリコン（Ｓ１０□）層８は保護膜と
して機能する０ 第７図参照 ソース１０、ｒレインｌｌ上と所望によりゲート電極３
上の領域において、二酸化シリコン（ｓｔｏ２）膜８に
開口を設ける。この３０の形成方法は、フォトリソグラ
フィー法を使用することが容易フある。蒸着法またはス
・ぞツタ法により金／金・ゲルマニュウム（Ａｕ ／
Ａｕ −Ｇｅ ）層を基板全面に形成し、所望のパター
ニングをなして、ソース電極・配線１２、ドレイン電極
・配線１３、ゲート配線１４を完成する０ 以上説明せるとおり、本発明によれば、半絶縁性砒化ガ
リエウム（ＧａＡｓ）を基板とし、この基板表層の素子
形成領域にｎ型活性層を形成し、この活性層上にリフラ
クトリ−メタルまたはそのシリサイＰ合金よりなるゲー
ト電極を形成し、このゲート電極をマスクとしてｎ型不
純物をイオン注入してｎ１域よりなるソース・ドレイン
を形成する電界効果トランジスタの製造方法において、
マスクとして機能するゲート電極の側面に二酸化シリコ
ン（Ｓ１Ｏ，）よりなるノ９リヤが設けらｈているため
、ゲート峨称とソース・ドレイン領域との間には、ｎ型
不純物濃度が過大フある領域が存在せず、ゲート電極と
ソース・ドレイン領域との間の逆方向Ｐ縁耐力の向上し
り電界効果トランジスタを提供することができる。
又、本発明とはノ々リヤの材料と製造工程とが相違する
が、同一のＲ想にもとづき、−一の目的を達成する第２
の発明のあることは上記発明の要約の項に述べたとおり
である０その主たる相違は・々リヤとして二酸化シリコ
ン（ｓｔｏｚ）層に代えてフォトレジスト膜を使用する
ことにあり、この変更にともなって製造工程は大幅に変
更されるが、基本壁念は全く同一″′ｒ！あるからこの
第２の発明に係る実施例の記載は省略する０
が、同一のＲ想にもとづき、−一の目的を達成する第２
の発明のあることは上記発明の要約の項に述べたとおり
である０その主たる相違は・々リヤとして二酸化シリコ
ン（ｓｔｏｚ）層に代えてフォトレジスト膜を使用する
ことにあり、この変更にともなって製造工程は大幅に変
更されるが、基本壁念は全く同一″′ｒ！あるからこの
第２の発明に係る実施例の記載は省略する０
第１図は砒化ガリエウムを基板とする電界効果トランジ
スタの概念的層構造断面図であるＯ第２図、第３図は本
発明の解決しようとする欠漬を説明するための訣明図で
ある０第４乃至第７図は本出願に係る第１の発明の一実
施例にかかる半導体装置の製造方法の主要各工程完了後
の基板断面図−Ｉ！Ｉある。 １・・・牛絶縁性基板、２・・・ｎ型層よりなる活性層
、３・・・す７ラクトリーメタルまたはそのシリサイＰ
よりなるショットキノ々リヤゲート電極、４・・・フォ
トレジスト膜、５・・・ソース領域、６・・・ドレイン
領域、８・・・二酸化シリコン層、９・・・フォトレジ
スト膜、１０・・・ソース、１１・・・ドレイン、１２
・・・ソース電極・配線、１３・・・ドレイン電極・配
線、１４・・・ゲート配線。 第４図
スタの概念的層構造断面図であるＯ第２図、第３図は本
発明の解決しようとする欠漬を説明するための訣明図で
ある０第４乃至第７図は本出願に係る第１の発明の一実
施例にかかる半導体装置の製造方法の主要各工程完了後
の基板断面図−Ｉ！Ｉある。 １・・・牛絶縁性基板、２・・・ｎ型層よりなる活性層
、３・・・す７ラクトリーメタルまたはそのシリサイＰ
よりなるショットキノ々リヤゲート電極、４・・・フォ
トレジスト膜、５・・・ソース領域、６・・・ドレイン
領域、８・・・二酸化シリコン層、９・・・フォトレジ
スト膜、１０・・・ソース、１１・・・ドレイン、１２
・・・ソース電極・配線、１３・・・ドレイン電極・配
線、１４・・・ゲート配線。 第４図
Claims (1)
- 【特許請求の範囲】 （ＩＩＫ）牛絶縁性砒化ガリ鳳つムよシなる基板表面の
素子形成領域に選択的にｎ型不純物をイオン注入した後
前記基板表面上に熱処理用保護膜を形成して熱処理を施
して活性層を形成し、（０）前記保護膜を除去した後、
前記基板全面にり７ラクトリ一メタル層を形成して該リ
フラ、クトリーメタル層をゲート形成領埴土以外から除
去してゲート電接を形成し、（−ウ前記基板全面に絶縁
層を薄く、更に、イオン注入のマスク膜を厚く形成し、
該マスク膜を素子形成領域上から除去し、に）該マスク
膜の除去された領域へｎ型不純物をイオン注入した後熱
処理を施してソース・Ｐレインを形成し、（ホ）電極。 形成用開口を形成して、（へ）電極・配線を形成する工
程よりなる牛導体装貴の製造方法。 （２）前記イオン注入によりソース・ドレインヲ形成し
、前記マスク膜を除去した後、一旦帥記絶縁層を除去し
、新たに、別の絶縁層を形成し、紋別の絶縁層に電極形
成用開口を形成して電極・配線を形成する工程よりなる
特許請求の範囲第１項記載の２牛導体装曾の製造方法。 （３ンげ）牛Ｐ！傍性砒化ガリ瓢つムよりなる基板表面
の素子形成領域に選択的にｎ型不純物をイオン注入した
後前記基板表面上に熱処理用保護膜を形成して熱処理を
施して活性層を形成し、（ロ）前記Ｏｌ！護膜を除去し
た後、前Ｖ基板全面にリフラクトリ−メタル層を形成し
て骸リフラクトリーメタル層をゲート形成領埴土以外か
ら除去してゲートを形成し、ＰＩ前記基板表面の素子形
成領域上以外の領域に選択的にイオン注入マスク層を影
成し、に）更に前記基板全面にフォトレジスト膜を形成
し、（ホ）ｎ型不純物を該フォトレジスト膜を貫通して
イオン注入し、（へ）前記フォトレジスト膜を除去した
後、前記基板全面に二酸化シリコン膜を形成した後熱処
理を施してノース・Ｐレインを形成し、（ト）′ｄ１．
極形成円形成用開口して、（イ）電極・配線を形成する
工程よりなる牛導体装置の製造方法。 （４１７−ｘ・ｐ ｖイン形成のための前記イオン注入
終了後、前記フォトレジスト膜と前記素子形成領塚上以
外の領域に選択的に形成された二酸化シリコン層とを除
去し、新たに、別の二酸化シリコン層を形成し、該別の
二酸化シリコン層に電極形成用開口を形成して電極・配
線を形成する工程よりなる特許請求の範囲第３項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155241A JPS5856470A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155241A JPS5856470A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856470A true JPS5856470A (ja) | 1983-04-04 |
Family
ID=15601615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155241A Pending JPS5856470A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856470A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086866A (ja) * | 1983-10-19 | 1985-05-16 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| JPS63179579A (ja) * | 1987-01-20 | 1988-07-23 | Nec Corp | 化合物半導体装置の製造方法 |
| US5081052A (en) * | 1986-06-25 | 1992-01-14 | Hitachi, Ltd. | ROM and process for producing the same |
| US5219777A (en) * | 1991-06-14 | 1993-06-15 | Gold Star Electron Co., Ltd. | Metal oxide semiconductor field effect transistor and method of making the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012984A (ja) * | 1973-06-01 | 1975-02-10 | ||
| JPS5267982A (en) * | 1975-12-03 | 1977-06-06 | Sanyo Electric Co Ltd | Manufacture of schottky barrier type field effect transistor |
-
1981
- 1981-09-30 JP JP56155241A patent/JPS5856470A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012984A (ja) * | 1973-06-01 | 1975-02-10 | ||
| JPS5267982A (en) * | 1975-12-03 | 1977-06-06 | Sanyo Electric Co Ltd | Manufacture of schottky barrier type field effect transistor |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086866A (ja) * | 1983-10-19 | 1985-05-16 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| US5081052A (en) * | 1986-06-25 | 1992-01-14 | Hitachi, Ltd. | ROM and process for producing the same |
| JPS63179579A (ja) * | 1987-01-20 | 1988-07-23 | Nec Corp | 化合物半導体装置の製造方法 |
| US5219777A (en) * | 1991-06-14 | 1993-06-15 | Gold Star Electron Co., Ltd. | Metal oxide semiconductor field effect transistor and method of making the same |
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