JPH04239792A - 半導体レーザ - Google Patents
半導体レーザInfo
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- JPH04239792A JPH04239792A JP2406091A JP2406091A JPH04239792A JP H04239792 A JPH04239792 A JP H04239792A JP 2406091 A JP2406091 A JP 2406091A JP 2406091 A JP2406091 A JP 2406091A JP H04239792 A JPH04239792 A JP H04239792A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】この発明は、半導体レーザに関し
、特に漏れ電流の小さい電流阻止構造を有する半導体レ
ーザに関するものである。
、特に漏れ電流の小さい電流阻止構造を有する半導体レ
ーザに関するものである。
【０００２】
【従来の技術】図３は従来の電流阻止構造を有するＰＰ
ＩＢＨ（Ｐ−ｓｕｂｓｔｒａｔｅ Ｐａｒｔｉａｌｌｙ
Ｉｎｖｅｒｔｅｄ Ｂｕｒｉｅｄ Ｈｅｔｅｒｏｓｔ
ｒｕｃｔｕｒｅ ）型半導体レーザの断面構造図である
。図において、１はｐ型基板、２はｐ型埋込層、３はｎ
型ブロック層、４はｐ型ブロック層、６はｎ型コンタク
ト層、７は活性層、８は電極である。
ＩＢＨ（Ｐ−ｓｕｂｓｔｒａｔｅ Ｐａｒｔｉａｌｌｙ
Ｉｎｖｅｒｔｅｄ Ｂｕｒｉｅｄ Ｈｅｔｅｒｏｓｔ
ｒｕｃｔｕｒｅ ）型半導体レーザの断面構造図である
。図において、１はｐ型基板、２はｐ型埋込層、３はｎ
型ブロック層、４はｐ型ブロック層、６はｎ型コンタク
ト層、７は活性層、８は電極である。
【０００３】ＰＰＩＢＨ型半導体レーザとは、その作成
過程において、ｐ型埋込層２とｐ型ブロック層４のキャ
リア濃度を高くして、埋込成長時にｎ型ブロック層３の
活性層側の先端部をｐ型ブロック層４及びｐ型埋込層２
からのｐ型不純物の拡散によりｐ型に変換することによ
り、電気抵抗の小さいｎ型ブロック層３とｎ型コンタク
ト層６とが直接接触しないようにして、ｐ型埋込層２か
らｎ型ブロック層３へ流れる漏れ電流を小さくした、閾
値電流の小さいことを特徴とする半導体レーザである。
過程において、ｐ型埋込層２とｐ型ブロック層４のキャ
リア濃度を高くして、埋込成長時にｎ型ブロック層３の
活性層側の先端部をｐ型ブロック層４及びｐ型埋込層２
からのｐ型不純物の拡散によりｐ型に変換することによ
り、電気抵抗の小さいｎ型ブロック層３とｎ型コンタク
ト層６とが直接接触しないようにして、ｐ型埋込層２か
らｎ型ブロック層３へ流れる漏れ電流を小さくした、閾
値電流の小さいことを特徴とする半導体レーザである。
【０００４】図４は図３に示したＰＰＩＢＨ型半導体レ
ーザの電気的特性を示す等価回路である。ここでＲｓは
電極８とｐ型基板１との接触抵抗と、ｐ型基板の有する
広がり抵抗との和、Ｒ１ はｐ型基板１から活性層７の
間のチャネル抵抗、Ｒ２ はｐ型基板１からｐ型ブロッ
ク層４の間のチャネル抵抗、Ｔｒ１ はｐ型埋込層２，
ｎ型ブロック層３，ｐ型ブロック層４によって構成され
るｐｎｐ型トランジスタ、Ｔｒ２ はｎ型ブロック層３
，ｐ型ブロック層４，ｎ型コンタクト層６によって構成
されるｎｐｎ型トランジスタ、Ｄはｐ型基板１，活性層
７，ｎ型コンタクト層６により構成されるダイオードで
ある。Ｉｇはチャネル抵抗Ｒ２ を流れるトランジスタ
Ｔｒ２ のゲート電流、ＩＡ はトランジスタＴｒ１
のエミッタ電流、Ｖは半導体レーザに印加される電圧、
ＶａはダイオードＤに加わる電圧である。トランジスタ
Ｔｒ１ とＴｒ２ はサイリスタ接続されている。図３
の半導体レーザの断面図と図４の回路図との関連を図６
に示す。
ーザの電気的特性を示す等価回路である。ここでＲｓは
電極８とｐ型基板１との接触抵抗と、ｐ型基板の有する
広がり抵抗との和、Ｒ１ はｐ型基板１から活性層７の
間のチャネル抵抗、Ｒ２ はｐ型基板１からｐ型ブロッ
ク層４の間のチャネル抵抗、Ｔｒ１ はｐ型埋込層２，
ｎ型ブロック層３，ｐ型ブロック層４によって構成され
るｐｎｐ型トランジスタ、Ｔｒ２ はｎ型ブロック層３
，ｐ型ブロック層４，ｎ型コンタクト層６によって構成
されるｎｐｎ型トランジスタ、Ｄはｐ型基板１，活性層
７，ｎ型コンタクト層６により構成されるダイオードで
ある。Ｉｇはチャネル抵抗Ｒ２ を流れるトランジスタ
Ｔｒ２ のゲート電流、ＩＡ はトランジスタＴｒ１
のエミッタ電流、Ｖは半導体レーザに印加される電圧、
ＶａはダイオードＤに加わる電圧である。トランジスタ
Ｔｒ１ とＴｒ２ はサイリスタ接続されている。図３
の半導体レーザの断面図と図４の回路図との関連を図６
に示す。
【０００５】次にこの回路の動作について説明する。半
導体レーザの閾値電圧をＶｔｈとする。半導体レーザに
電圧Ｖを印加してゆくと、ＶａがＶｔｈよりも小さい範
囲では、Ｖａが上昇し、電流Ｉｇが流れる。そして、Ｉ
ｇによりトランジスタＴｒ２ が導通状態になると、ト
ランジスタＴｒ２ とサイリスタ接続されているトラン
ジスタＴｒ１ も導通状態となって大きな短絡電流ＩＡ
が流れる。このＩｇとＩＡ との和が漏れ電流Ｉｒと
なって流れる。そして、電圧Ｖａが閾値電圧Ｖｔｈに等
しくなると、それ以上の印加電圧Ｖを増加しても、ダイ
オードＤの端子電圧Ｖａの値は閾値電圧Ｖｔｈに固定さ
れるので、漏れ電流Ｉｒもそれ以上増加しなくなる。
導体レーザの閾値電圧をＶｔｈとする。半導体レーザに
電圧Ｖを印加してゆくと、ＶａがＶｔｈよりも小さい範
囲では、Ｖａが上昇し、電流Ｉｇが流れる。そして、Ｉ
ｇによりトランジスタＴｒ２ が導通状態になると、ト
ランジスタＴｒ２ とサイリスタ接続されているトラン
ジスタＴｒ１ も導通状態となって大きな短絡電流ＩＡ
が流れる。このＩｇとＩＡ との和が漏れ電流Ｉｒと
なって流れる。そして、電圧Ｖａが閾値電圧Ｖｔｈに等
しくなると、それ以上の印加電圧Ｖを増加しても、ダイ
オードＤの端子電圧Ｖａの値は閾値電圧Ｖｔｈに固定さ
れるので、漏れ電流Ｉｒもそれ以上増加しなくなる。
【０００６】
【発明が解決しようとする課題】従来のＰＰＩＢＨ構造
を有する半導体レーザは以上のような電気的特性を示す
ので、波長の短いレーザ等，閾値電圧Ｖｔｈが大きい半
導体レーザでは、このような構造であってもＶａの上昇
が大きくなり、トランジスタＴｒ２ に大きなゲート電
流Ｉｇが流れてサイリスタが導通し、その結果大きな短
絡電流ＩＡ が流れ、結果として漏れ電流Ｉｒが大きく
なるという問題点があった。
を有する半導体レーザは以上のような電気的特性を示す
ので、波長の短いレーザ等，閾値電圧Ｖｔｈが大きい半
導体レーザでは、このような構造であってもＶａの上昇
が大きくなり、トランジスタＴｒ２ に大きなゲート電
流Ｉｇが流れてサイリスタが導通し、その結果大きな短
絡電流ＩＡ が流れ、結果として漏れ電流Ｉｒが大きく
なるという問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、閾値電圧が大きくても漏れ電流
Ｉｒを小さく抑えることのできる半導体レーザを得るこ
とを目的とする。
ためになされたもので、閾値電圧が大きくても漏れ電流
Ｉｒを小さく抑えることのできる半導体レーザを得るこ
とを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体レ
ーザは、活性層に近接してサイリスタ構造の電流阻止層
を有し、コンタクト層とブロック層との間にこれらより
も高抵抗の層を有するものである。
ーザは、活性層に近接してサイリスタ構造の電流阻止層
を有し、コンタクト層とブロック層との間にこれらより
も高抵抗の層を有するものである。
【０００９】またこの発明に係る半導体レーザは、活性
層に近接してサイリスタ構造の電流阻止層を有し、該サ
イリスタ構造を構成するｎ型ブロック層の活性層側先端
部がｐ型ブロック層及びｐ型埋込層からのｐ型不純物の
拡散により反転したＰＰＩＢＨ構造であり、該ｐ型ブロ
ック層とその上に設けられたｎ型コンタクト層との間に
両層よりも高抵抗の層を備えたものである。
層に近接してサイリスタ構造の電流阻止層を有し、該サ
イリスタ構造を構成するｎ型ブロック層の活性層側先端
部がｐ型ブロック層及びｐ型埋込層からのｐ型不純物の
拡散により反転したＰＰＩＢＨ構造であり、該ｐ型ブロ
ック層とその上に設けられたｎ型コンタクト層との間に
両層よりも高抵抗の層を備えたものである。
【００１０】
【作用】この発明においては、半導体レーザのサイリス
タ構造の電流阻止層は、高抵抗層を介して接地されてい
るので、漏れ電流がこの高抵抗層を流れることにより電
圧降下が生じサイリスタは導通状態にならないため、半
導体レーザへの印加電圧を大きくしても、サイリスタを
流れる電流は小さく保たれることになり、その結果閾値
電圧の比較的大きいレーザにおいても、漏れ電流を小さ
くすることができる。
タ構造の電流阻止層は、高抵抗層を介して接地されてい
るので、漏れ電流がこの高抵抗層を流れることにより電
圧降下が生じサイリスタは導通状態にならないため、半
導体レーザへの印加電圧を大きくしても、サイリスタを
流れる電流は小さく保たれることになり、その結果閾値
電圧の比較的大きいレーザにおいても、漏れ電流を小さ
くすることができる。
【００１１】またこの発明においては、サイリスタ構造
の電流阻止層が高抵抗層を介して接地されているので、
漏れ電流がこの高抵抗層を流れることにより電圧降下が
生じサイリスタは導通状態にならないため、半導体レー
ザへの印加電圧を大きくしても、サイリスタを流れる電
流は小さく保たれることになり、閾値電流の小さいＰＰ
ＩＢＨ型半導体レーザにおいてさらに漏れ電流を小さく
することができる。
の電流阻止層が高抵抗層を介して接地されているので、
漏れ電流がこの高抵抗層を流れることにより電圧降下が
生じサイリスタは導通状態にならないため、半導体レー
ザへの印加電圧を大きくしても、サイリスタを流れる電
流は小さく保たれることになり、閾値電流の小さいＰＰ
ＩＢＨ型半導体レーザにおいてさらに漏れ電流を小さく
することができる。
【００１２】
【実施例】以下本発明の一実施例によるＰＰＩＢＨ型半
導体レーザを図について説明する。図１はこの発明の一
実施例によるＰＰＩＢＨ型半導体レーザを示す断面構造
図である。図において、１はｐ型基板、２はｐ型埋込層
、３はｎ型ブロック層、４はｐ型ブロック層、５はｎ−
型高抵抗層、６はｎ型コンタクト層、７は活性層、８
は電極である。
導体レーザを図について説明する。図１はこの発明の一
実施例によるＰＰＩＢＨ型半導体レーザを示す断面構造
図である。図において、１はｐ型基板、２はｐ型埋込層
、３はｎ型ブロック層、４はｐ型ブロック層、５はｎ−
型高抵抗層、６はｎ型コンタクト層、７は活性層、８
は電極である。
【００１３】図２は図１に示した半導体レーザの電気的
特性を示す等価回路である。ここでＲｓは電極８とｐ型
基板１との接触抵抗とｐ型基板の有する広がり抵抗との
和、Ｒ１ はｐ型基板１から活性層７の間のチャネル抵
抗、Ｒ２ はｐ型基板１からｐ型ブロック層４の間のチ
ャネル抵抗、Ｒｎ− はｎ− 型高抵抗層５のもつ抵抗
、Ｔｒ１ はｐ型埋込層２，ｎ型ブロック層３，ｐ型ブ
ロック層４によって構成されるｐｎｐ型トランジスタ、
Ｔｒ２ はｎ型ブロック層３，ｐ型ブロック層４，ｎ−
型高抵抗層５によって構成されるｎｐｎ− 型トラン
ジスタ、Ｄはｐ型基板１，活性層７，ｎ型コンタクト層
６により構成されるダイオードである。Ｉｇはチャネル
抵抗Ｒ２ を流れるゲート電流、ＩＡ はトランジスタ
Ｔｒ１ のエミッタ電流、Ｖは半導体レーザに印加され
る電圧、ＶａはダイオードＤに加わる電圧である。トラ
ンジスタＴｒ１ とＴｒ２ は、サイリスタ接続されて
いる。半導体の閾値電圧をＶｔｈとする。Ｉｒは漏れ電
流であり、ＩｇとＩＡ との和である。図５に図１の断
面図と図２の回路図との関連を示す。
特性を示す等価回路である。ここでＲｓは電極８とｐ型
基板１との接触抵抗とｐ型基板の有する広がり抵抗との
和、Ｒ１ はｐ型基板１から活性層７の間のチャネル抵
抗、Ｒ２ はｐ型基板１からｐ型ブロック層４の間のチ
ャネル抵抗、Ｒｎ− はｎ− 型高抵抗層５のもつ抵抗
、Ｔｒ１ はｐ型埋込層２，ｎ型ブロック層３，ｐ型ブ
ロック層４によって構成されるｐｎｐ型トランジスタ、
Ｔｒ２ はｎ型ブロック層３，ｐ型ブロック層４，ｎ−
型高抵抗層５によって構成されるｎｐｎ− 型トラン
ジスタ、Ｄはｐ型基板１，活性層７，ｎ型コンタクト層
６により構成されるダイオードである。Ｉｇはチャネル
抵抗Ｒ２ を流れるゲート電流、ＩＡ はトランジスタ
Ｔｒ１ のエミッタ電流、Ｖは半導体レーザに印加され
る電圧、ＶａはダイオードＤに加わる電圧である。トラ
ンジスタＴｒ１ とＴｒ２ は、サイリスタ接続されて
いる。半導体の閾値電圧をＶｔｈとする。Ｉｒは漏れ電
流であり、ＩｇとＩＡ との和である。図５に図１の断
面図と図２の回路図との関連を示す。
【００１４】この等価回路の動作を以下に説明する。半
導体レーザに電圧Ｖを印加していくと、ＶｔｈがＶａよ
りも大きい領域ではＶａが上昇するが、同時に抵抗Ｒｎ
− を流れるサイリスタの電流Ｉｒによる電圧降下が生
じるので、トランジスタＴｒ２ のエミッタ電圧は高く
保たれ、ゲート電流Ｉｇは大きくならない。従ってサイ
リスタは導通状態とならないので、大きな短絡電流は流
れず、結果として漏れ電流Ｉｒを小さくすることができ
る。そして、電圧Ｖａが閾値電圧Ｖｔｈに等しくなると
、それ以上印加電圧Ｖを増加しても、ダイオードＤの端
子電圧Ｖａの値は閾値電圧Ｖｔｈに固定されるので、漏
れ電流Ｉｒもそれ以上増加しなくなる。
導体レーザに電圧Ｖを印加していくと、ＶｔｈがＶａよ
りも大きい領域ではＶａが上昇するが、同時に抵抗Ｒｎ
− を流れるサイリスタの電流Ｉｒによる電圧降下が生
じるので、トランジスタＴｒ２ のエミッタ電圧は高く
保たれ、ゲート電流Ｉｇは大きくならない。従ってサイ
リスタは導通状態とならないので、大きな短絡電流は流
れず、結果として漏れ電流Ｉｒを小さくすることができ
る。そして、電圧Ｖａが閾値電圧Ｖｔｈに等しくなると
、それ以上印加電圧Ｖを増加しても、ダイオードＤの端
子電圧Ｖａの値は閾値電圧Ｖｔｈに固定されるので、漏
れ電流Ｉｒもそれ以上増加しなくなる。
【００１５】このように本実施例においては、ｐ型ブロ
ック層４とｎ型コンタクト層６との間にｎ− 型高抵抗
層を形成し、漏れ電流により生じる電圧降下のためにサ
イリスタを導通させないようにしたから、大きな短絡電
流は流れず、漏れ電流を小さくすることができる。
ック層４とｎ型コンタクト層６との間にｎ− 型高抵抗
層を形成し、漏れ電流により生じる電圧降下のためにサ
イリスタを導通させないようにしたから、大きな短絡電
流は流れず、漏れ電流を小さくすることができる。
【００１６】なお、上記実施例では高抵抗層５をｎ−
型半導体としたが、ｉ型半導体であってもよく、またＰ
− 型半導体であってもよい。
型半導体としたが、ｉ型半導体であってもよく、またＰ
− 型半導体であってもよい。
【００１７】また、上記実施例ではＰＰＩＢＨ型半導体
レーザにおける適用例を示したが、この発明は埋め込み
ヘテロ（ＢＨ）型やＤＣＰＢＨ（ＤｏｕｂｌｅＣｈａｎ
ｎｅｌ Ｐｌａｎａｒ Ｂｕｒｉｅｄ Ｈｅｔｅｒｏｓ
ｔｒｕｃｔｕｒｅ）型などの活性層に近接してサイリス
タ構造の電流阻止層を有する全ての半導体レーザに適用
でき、上記実施例と同様の効果を奏する。
レーザにおける適用例を示したが、この発明は埋め込み
ヘテロ（ＢＨ）型やＤＣＰＢＨ（ＤｏｕｂｌｅＣｈａｎ
ｎｅｌ Ｐｌａｎａｒ Ｂｕｒｉｅｄ Ｈｅｔｅｒｏｓ
ｔｒｕｃｔｕｒｅ）型などの活性層に近接してサイリス
タ構造の電流阻止層を有する全ての半導体レーザに適用
でき、上記実施例と同様の効果を奏する。
【００１８】
【発明の効果】以上のようにこの発明によれば、活性層
に近接してサイリスタ構造の電流阻止層を有する半導体
レーザをコンタクト層とブロック層の間に高抵抗層を有
する構造とし、この高抵抗層を流れる漏れ電流によって
電圧降下が生じサイリスタを導通しないようにしたので
、大きな短絡電流が流れることなく、結果として漏れ電
流Ｉｒを小さくすることができる効果がある。
に近接してサイリスタ構造の電流阻止層を有する半導体
レーザをコンタクト層とブロック層の間に高抵抗層を有
する構造とし、この高抵抗層を流れる漏れ電流によって
電圧降下が生じサイリスタを導通しないようにしたので
、大きな短絡電流が流れることなく、結果として漏れ電
流Ｉｒを小さくすることができる効果がある。
【００１９】またこの発明によれば、活性層に近接して
サイリスタ構造の電流阻止層を有するＰＰＩＢＨ型半導
体レーザをコンタクト層とブロック層の間に高抵抗層を
備えた構造とし、この高抵抗層を流れる漏れ電流によっ
て電圧降下が生じサイリスタを導通しないようにしたの
で、大きな短絡電流が流れることなく、結果として閾値
電流の小さなＰＰＩＢＨ型半導体レーザの漏れ電流Ｉｒ
をより小さくすることができる効果がある。
サイリスタ構造の電流阻止層を有するＰＰＩＢＨ型半導
体レーザをコンタクト層とブロック層の間に高抵抗層を
備えた構造とし、この高抵抗層を流れる漏れ電流によっ
て電圧降下が生じサイリスタを導通しないようにしたの
で、大きな短絡電流が流れることなく、結果として閾値
電流の小さなＰＰＩＢＨ型半導体レーザの漏れ電流Ｉｒ
をより小さくすることができる効果がある。
【図１】この発明の一実施例によるＰＰＩＢＨ型半導体
レーザを示す断面構造図である。
レーザを示す断面構造図である。
【図２】図１のＰＰＩＢＨ型半導体レーザの等価回路図
である。
である。
【図３】従来のＰＰＩＢＨ型半導体レーザの断面構造図
である。
である。
【図４】図３のＰＰＩＢＨ型半導体レーザの等価回路図
である。
である。
【図５】図１の断面図と図２の等価回路図との関連を示
す図である。
す図である。
【図６】図３の断面図と図４の等価回路図との関連を示
す図である。
す図である。
１ ｐ型基板
２ ｐ型埋め込み層
３ ｎ型ブロック層
４ ｐ型ブロック層
５ ｎ− 型高抵抗層
６ ｎ型コンタクト層
７ 活性層
８ 電極
Claims (2)
- 【請求項１】 活性層に近接してサイリスタ構造の電
流阻止層を有する半導体レーザにおいて、コンタクト層
とブロック層との間に該コンタクト層，該ブロック層よ
りも高抵抗の層を備えたことを特徴とする半導体レーザ
。 - 【請求項２】 活性層に近接してサイリスタ構造の電
流阻止層を有し、該サイリスタ構造を構成するｎ型ブロ
ック層の活性層側の先端部がその上下に設けられたｐ型
ブロック層及びｐ型埋込層からのｐ型不純物の拡散によ
りｐ型に反転したＰＰＩＢＨ構造の半導体レーザにおい
て、前記ｐ型ブロック層とその上部に設けられたｎ型コ
ンタクト層との間に該ｎ型コンタクト層と該ｐ型ブロッ
ク層よりも高抵抗の層を備えたことを特徴とする半導体
レーザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024060A JP2768842B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体レーザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024060A JP2768842B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体レーザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04239792A true JPH04239792A (ja) | 1992-08-27 |
| JP2768842B2 JP2768842B2 (ja) | 1998-06-25 |
Family
ID=12127910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024060A Expired - Fee Related JP2768842B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体レーザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768842B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0888445A (ja) * | 1994-09-20 | 1996-04-02 | Nec Corp | 埋め込み型ｐ型基板半導体レーザ |
| US6589806B2 (en) | 1998-06-16 | 2003-07-08 | Nec Electronics Corporation | Method of fabricating semiconductor laser for preventing turn-on of pnpn thyrister |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482589A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Manufacture of semiconductor laser device |
| JPH02165685A (ja) * | 1988-12-20 | 1990-06-26 | Fujitsu Ltd | 半導体発光装置の製造方法 |
-
1991
- 1991-01-22 JP JP3024060A patent/JP2768842B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482589A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Manufacture of semiconductor laser device |
| JPH02165685A (ja) * | 1988-12-20 | 1990-06-26 | Fujitsu Ltd | 半導体発光装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0888445A (ja) * | 1994-09-20 | 1996-04-02 | Nec Corp | 埋め込み型ｐ型基板半導体レーザ |
| US6589806B2 (en) | 1998-06-16 | 2003-07-08 | Nec Electronics Corporation | Method of fabricating semiconductor laser for preventing turn-on of pnpn thyrister |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2768842B2 (ja) | 1998-06-25 |
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