JPS63121946A - メモリアクセス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、計算機システムにおけるメモリアクセス制御
回路に関する。

（従来の技術およびその問題点） 従来、計算機システムにおいて、例えば第３図に示す如
＜２′ｘｉビットのｎ個のメモリユニット２１ａをビッ
トブロックとして同一アドレスに配置し、２５ワード構
成（１ワードｎビット）としたメモリ２１をアクセスす
る場合、以下のような問題がある。

すなわち、このメモリ２１ではチップセレクト信号ａｓ
およびライト信号（リード信号も同様）　ｕｓが各メモ
リユニット２１ａに対して共通に入力されているため、
特定のビットのみをアクセスすることができず、常に１
ワ一ド単位でしかアクセスできなかった。なお、第３図
においてへ〇〜へ〇−２はアドレス入力、Ｄ０〜Ｄｎ−
□はデータ入出力をそれぞれ示している。

ここで、かかる特定ビットのみをリードまたはライトす
る方法としては、ソフトウェア的に次のようなものが考
えられる。つまり、リードする際には１ワ一ド全体をリ
ードしてその後不要なビットをすべてマスクし、また、
ライトする際には一旦その番地のデータをリードすると
共にこれに対して必要なビットを重ね、その後全ビット
を同時にライトする方法がある。

しかるに、この方法は１ワードのみのアクセスであれば
さほど問題はないが、大量のデータについて一度にアク
セスする場合には非常に多くの時間が必要になるという
欠点があった。また、ＤＭＡ（ダイレクトメモリアクセ
ス）を行なう場合にはハードウェアが極めて複雑化し、
特にライトする場合には不要なビットも含めて全ビット
を同時に書き込む必要があるため、実質的に特定ビット
のリードまたはライトが不可能であるという問題があっ
た。

本発明は上記の問題点を解決するべく提案されたもので
、その目的とするところは、１ワードｎビット構成のメ
モリに対して極めて簡単な構成により特定ビットのアク
セスを可能とし、画像メモリの如く大量のデータを高速
にてリード、ライトする場合やハードウェアによるＤＭ
Ａによって超高速でリード、ライトする場合に最適なメ
モリアクセス制御回路を提供することにある。

（問題点を解決するための手段） 本発明は、ｎ個（ｎは整数）のメモリユニットを同一ア
ドレスに配置してなる１ワードｎビット構成のメモリを
アクセスする制御回路において、ビットセレクト信号に
よりｎビットのうちの任意のビットへのアクセスを指定
するラッチと、このラッチの出力信号によりチップセレ
クト信号またはリード／ライト信号を制御し、メモリユ
ニット毎のチップセレクト信号またはリード／ライト信
号を個別に出力するアンドゲートの如きｎ個のゲートと
を備えたことを特徴とする。

（作用） 本発明では、ビットセレクト信号によりアクセスするべ
き任意のビットが指定され、これに応じて各ビット毎の
制御信号がラッチから出力される。

これらの制御信号は各ビット毎に設けられたｎ個のアン
ドゲートの各一方の入力端子に加えられ、かかるアンド
ゲートの各他方の入力端子にはチップセレクト信号また
はリード／ライト信号が共通して加えられているため、
各アンドゲートがらは各メモリユニット毎すなわち各ビ
ット毎のチップセレクト信号またはリード／ライト信号
が出力される。そして、これらのチップセレクト信号等
により特定ビットのみのアクセスが可能になると共に他
のビットのアクセスが禁止され、１ワードを構成する各
ビットが独立してアクセス制御されることとなる。

（実施例） ゛以下１図に沿って本発明の詳細な説明する。

まず、第１図は本発明の第１実施例を示すもので。

図において、２１は第３図と同様に２′×１ビットのｎ
個のメモリユニット２１ａをビットブロックとして同一
アドレスに配置し、２４ワード構成（１ワードｎビット
）としたメモリであり、このメモリ２１にはアドレスバ
スに接続されるアドレス入力Ａ０〜Ａ３１およびデータ
バスに接続されるデータ入出力り、〜Ｄｒ−□が設けら
れている。

一方、１はメモリ２１の各ビットに対応してビットセレ
クト信号ＢＳ、〜ＢＳｏｎ−ｚが加えられるラッチであ
り、ビットセレクト信号ＢＳ、〜ＢＳｏｎ−ｔは図示さ
れていないＣＰＵによって任意に「１」または「０」を
書き込み可能となっている。このラッチ１の出力信号は
メモリアクセス制御信号ＩＩＩａとして、メモリ２１の
各ビットに対応して設けられたｎ個のアンドゲート２の
一方の入力端子にそれぞれ加えられる。また、アンドゲ
ート２の他方の入力端子にはチップセレクト信号ｃｓが
共通して加えられている。

アンドゲート２の出力信号は各ビット毎のチップセレク
ト信号ｅ８’としてメモリユニット２１ａのチップセレ
クト入力端子Ｃにそれぞれ個別に加えられていると共に
、メモリユニット２１ａのライト入力端子Ｗにはライト
信号ｗｓが共通して加えられる。

次にこの動作を説明すると、ライトしたい特定のビット
に対応するラッチ１のビットセレクト信号に「１」を書
き込む。ここで、全ピットに対応するビットセレクト信
号ＢＳｏ−ＢＳＩ、ｎ−１に「１」を書き込めばｎビッ
トすべての書き込みが可能となる。

そして、ビットセレクト信号によって特定されたビット
のメモリアクセス制御信号ｍａは「１」となり、それ以
外はｒＯＪとなるため、チップセレクト信号Ｃ８はこの
メモリアクセス制御信号ｍａによりゲート２を介して各
ビット毎に制御され、ゲート２からは各ビット毎にアク
セス可能またはアクセス禁止を指示する「１」または「
０」のチップセレクト信号ｃｓ’が出力される。

すなわち、ラッチ１によって許可された特定ビットにか
かるチップセレクト信号ａｓ’を「１」とすることによ
り、当該ビットに対応するメモリユニット２１ａへのア
クセスのみが可能となり、アドレス入力Ａｌｌ−ＡＭ−
□およびチップセレクト信号ｃｓ’により指定されたア
ドレスに所定のデータが書き込まれることとなる。

次いで、第２図は本発明の第２実施例を示している。こ
の実施例は、ラッチ１から各ビット毎に出力されるメモ
リライト制御信号ｍｙがアンドゲート３の各一方の入力
端子に加えられ、またライト信号ｗｓがアンドゲート３
の各他方の入力端子に共通して加えられると共に、アン
ドゲート３の出力信号がビット毎の個別のライト信号υ
Ｓ′として各メモリユニット２１ａのライト入力端子Ｗ
に加えられ、各メモリユニット２１ａのチップセレクト
入力端子Ｃにチップセレクト信号ａｓが共通してそれぞ
れ加えられて構成されている。

しかして、この実施例においてもビットセレクト信号Ｂ
Ｓ、〜ＢＳ＠ｎ−０およびメモリライト制御信号覆りに
よってライトしたい任意のビットを特定することができ
、共通のライト信号ｖ３をアンドゲート３にて制御する
ことにより前記特定のビットに対応するライト信号νＳ
′を「１」として当該ビットに対応するメモリユニット
２１ａへのアクセスのみを可能とし、アドレス人力Ａ０
〜Ａい、、１およびチップセレクト信号ｃｓによって指
定されたアドレスに所定のデータを書き込むことができ
る。

なお、以上の実施例ではデータの書き込み動作について
のみ説明したが、データの読み出しにあたってはライト
信号がリード信号に変わるだけで特定ビットのアクセス
方法は実質的に同様である。

（発明の効果） 以上°のように本発明によれば、メモリの各ビットに対
応するラッチおよびゲートにより特定ビットのアクセス
が可能であるから、従来における特定ビットの読み書き
に伴うリード、マスク、またはリード、マスク、オア、
ライト等の煩雑な操作が不要となり、ソフトウェアの簡
略化および動作の高速化を図ることができる。

また、ＤＭＡ転送にあたっても複雑なハードウェアを用
いることなく極めて簡単な回路構成にて実現することが
できると共に、本発明は大量のデータを取り扱う画像メ
モリ等に適用して最適である等の効果を有する。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図、第２図
は同じく第２実施例を示すブロック図、第３図は従来の
メモリアクセス方法番説明するための図である。 １・・・ラッチ　　　　　　２，３・・・アンドゲート
２１・・・メモリ　　　　　　２１ａ・・・メモリユニ
ット特許出願人　　　　富士電機株式会社 笛１図

Claims (1)

1. 【特許請求の範囲】 ｎ個（ｎは整数）のメモリユニットを同一アドレスに配
   置してなる１ワードｎビット構成のメモリをアクセスす
   る制御回路において、 ビットセレクト信号により前記ｎビットのうちの任意の
   ビットへのアクセスを指定するラッチと、このラッチの
   出力信号によりチップセレクト信号またはリード／ライ
   ト信号を制御し、前記メモリユニット毎のチップセレク
   ト信号またはリード／ライト信号を個別に出力するｎ個
   のゲートとを備えたことを特徴とするメモリアクセス制
   御回路。