JPH04239954A - 入出力制御装置 - Google Patents
入出力制御装置Info
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- JPH04239954A JPH04239954A JP673091A JP673091A JPH04239954A JP H04239954 A JPH04239954 A JP H04239954A JP 673091 A JP673091 A JP 673091A JP 673091 A JP673091 A JP 673091A JP H04239954 A JPH04239954 A JP H04239954A
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- data transfer
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 208000033748 Device issues Diseases 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は中央処理装置の指示によ
り主記憶装置と周辺装置との間のデータ転送を制御する
入出力制御装置に関する。
り主記憶装置と周辺装置との間のデータ転送を制御する
入出力制御装置に関する。
【０００２】
【従来の技術】入出力制御装置は、中央処理装置からの
指示に従い、入出力動作の制御をマイクロプログラムを
用いて行うプロセッサ回路と、周辺制御装置間とのイン
ターフェースの制御を司り、プロセッサ回路の指示に従
いデータ転送を行うチャネル回路から構成されている。
指示に従い、入出力動作の制御をマイクロプログラムを
用いて行うプロセッサ回路と、周辺制御装置間とのイン
ターフェースの制御を司り、プロセッサ回路の指示に従
いデータ転送を行うチャネル回路から構成されている。
【０００３】従来のこの種の入出力制御装置は、各チャ
ネル毎の情報をプロセッサ回路内に一括して所有してい
る。
ネル毎の情報をプロセッサ回路内に一括して所有してい
る。
【０００４】例えば、データ転送に必要なアドレス／レ
ングス情報は、各チャネル毎にアクセス出来るレジスタ
ファイル間に格納し、チャネルからのデータ転送要求が
あるたびにレジスタファイルから読み出し、転送するデ
ータ分だけ更新して再格納する。
ングス情報は、各チャネル毎にアクセス出来るレジスタ
ファイル間に格納し、チャネルからのデータ転送要求が
あるたびにレジスタファイルから読み出し、転送するデ
ータ分だけ更新して再格納する。
【０００５】又、チャネルプログラム実行に必要なチャ
ネル毎の中間情報（例えば、チャネルプログラムのポイ
ンタ等）は、アドレスをチャネル毎に割り振ったローカ
ルメモリに格納され、プロセッサが必要に応じてアクセ
スしている。
ネル毎の中間情報（例えば、チャネルプログラムのポイ
ンタ等）は、アドレスをチャネル毎に割り振ったローカ
ルメモリに格納され、プロセッサが必要に応じてアクセ
スしている。
【０００６】
【発明が解決しようとする課題】上述した従来の入出力
制御装置は、チャネル毎の情報を一括してプロセッサ回
路内で所有しているため、チャネルの最大接続数が増え
るにつれプロセッサ回路のハードウェア量が増大してい
くという欠点がある。
制御装置は、チャネル毎の情報を一括してプロセッサ回
路内で所有しているため、チャネルの最大接続数が増え
るにつれプロセッサ回路のハードウェア量が増大してい
くという欠点がある。
【０００７】また通常は最大構成をサポートできるよう
にハードウェアを作り込んでおくが、小規模構成時には
接続されないチャネル数分のハードウェアが無駄になる
という欠点もあった。
にハードウェアを作り込んでおくが、小規模構成時には
接続されないチャネル数分のハードウェアが無駄になる
という欠点もあった。
【０００８】
【課題を解決するための手段】本発明の装置は、周辺制
御装置を配下に接続し、主記憶装置間とのデータ転送を
制御するチャネル回路を複数有する入出力制御装置にお
いて、前記チャネル回路内に、データ転送の主記憶上の
アドレスを示すアドレスカウンタと、データの残余値を
示すレングス・カウンタと、チャネル毎の制御情報を格
納するローカルメモリを有することを特徴とする。
御装置を配下に接続し、主記憶装置間とのデータ転送を
制御するチャネル回路を複数有する入出力制御装置にお
いて、前記チャネル回路内に、データ転送の主記憶上の
アドレスを示すアドレスカウンタと、データの残余値を
示すレングス・カウンタと、チャネル毎の制御情報を格
納するローカルメモリを有することを特徴とする。
【０００９】
【実施例】次に本発明について図面を参照して説明する
。
。
【００１０】図１は本第１の発明の一実施例の構成図で
ある。
ある。
【００１１】図１において、主記憶装置１とソフトウェ
ア命令を実行する演算プロセッサ２と入出力制御装置の
プロセッサ回路３はシステムバス１００に接続されてい
る。
ア命令を実行する演算プロセッサ２と入出力制御装置の
プロセッサ回路３はシステムバス１００に接続されてい
る。
【００１２】プロセッサ回路３はマイクロプログラムを
実行するプロセッサ３ａと、マイクロプログラムを格納
している制御記憶（以下ＣＳと記す）３６と、システム
バス１００のアクセス制御を行うバス制御回路３ｃと、
複数チャネル回路からのデータ転送要求を予め定められ
た優先順位に従って選択しデータ転送を許可を与えるリ
クエスト制御回路３ｄからなる。
実行するプロセッサ３ａと、マイクロプログラムを格納
している制御記憶（以下ＣＳと記す）３６と、システム
バス１００のアクセス制御を行うバス制御回路３ｃと、
複数チャネル回路からのデータ転送要求を予め定められ
た優先順位に従って選択しデータ転送を許可を与えるリ
クエスト制御回路３ｄからなる。
【００１３】本実施例ではプロセッサ回路３の配下にｎ
（ｎは整数）個のチャネル回路を接続した構成になって
いる。チャネル回路４−１…４−ｎは転送するデータの
主記憶上のアドレスを格納しデータ転送毎に更新される
アドレスカウンタ４ａ−１…４ａ−ｎと、転送データの
残余量を示し、同じくデータ転送毎に更新されるレング
スカウンタ４ｂ−１…４ｂ−ｎと、チャネル毎の制御情
報を格納するローカルメモリ（以下ＬＭと記す）４ｃ−
１…４ｃ−ｎと、複数バイトのデータ転送用バッファを
内蔵し、配下に接続される周辺制御装置（図示省略）間
とのインターフェース制御を行ってデータ転送，コマン
ド転送を実行するインターフェース制御回路４ｄ−１…
４ｄ−ｎから構成される。
（ｎは整数）個のチャネル回路を接続した構成になって
いる。チャネル回路４−１…４−ｎは転送するデータの
主記憶上のアドレスを格納しデータ転送毎に更新される
アドレスカウンタ４ａ−１…４ａ−ｎと、転送データの
残余量を示し、同じくデータ転送毎に更新されるレング
スカウンタ４ｂ−１…４ｂ−ｎと、チャネル毎の制御情
報を格納するローカルメモリ（以下ＬＭと記す）４ｃ−
１…４ｃ−ｎと、複数バイトのデータ転送用バッファを
内蔵し、配下に接続される周辺制御装置（図示省略）間
とのインターフェース制御を行ってデータ転送，コマン
ド転送を実行するインターフェース制御回路４ｄ−１…
４ｄ−ｎから構成される。
【００１４】プロセッサ回路３とチャネル回路４−１…
４−ｎとの間には、データ転送時のアドレスを送出する
アドレスバス２０１，データを送受信を行うデータバス
２０１，プロセッサ３ａとの制御情報の受け渡しに使用
する内部バス２０３およびプロセッサ３ａが選択してい
るチャネル回路の番号を供給するチャネル番号信号線２
０４が接続されている。
４−ｎとの間には、データ転送時のアドレスを送出する
アドレスバス２０１，データを送受信を行うデータバス
２０１，プロセッサ３ａとの制御情報の受け渡しに使用
する内部バス２０３およびプロセッサ３ａが選択してい
るチャネル回路の番号を供給するチャネル番号信号線２
０４が接続されている。
【００１５】次に本発明の入出力制御装置の動作を説明
する。
する。
【００１６】演算プロセッサ２よりＩ／Ｏ命令の指示を
うけると、プロセッサ回路３内のプロセッサ３ａはＣＳ
３ｂに格納されているマイクロプログラムによって主記
憶１上にあるチャネルプログラムをシステムバス１００
を介し読み出し、動作を行うべきチャネルの番号を割出
す。
うけると、プロセッサ回路３内のプロセッサ３ａはＣＳ
３ｂに格納されているマイクロプログラムによって主記
憶１上にあるチャネルプログラムをシステムバス１００
を介し読み出し、動作を行うべきチャネルの番号を割出
す。
【００１７】チャネル番号はプロセッサ３ａよりチャネ
ル番号信号線２０４を介し全チャネル回路に供給され、
チャネル回路は予め与えられた番号より自分に対するア
クセスかどうか判断し、番号が一致していればプロセッ
サ３ａからのアクセス動作を受付ける。いまチャネル回
路４−１のチャネルが選択されたものとして説明を進め
るが他のチャネルが選択されたときも同様である。
ル番号信号線２０４を介し全チャネル回路に供給され、
チャネル回路は予め与えられた番号より自分に対するア
クセスかどうか判断し、番号が一致していればプロセッ
サ３ａからのアクセス動作を受付ける。いまチャネル回
路４−１のチャネルが選択されたものとして説明を進め
るが他のチャネルが選択されたときも同様である。
【００１８】プロセッサ３ａはチャネル回路４−１内の
ＬＭ４ｃ−１に格納されている制御情報（例えばステー
タス情報等）を内部バス２０３を介しアクセスしてＩ／
Ｏ動作の準備を行い、インターフェース制御回路４ａ−
１の配下に接続されている周辺制御装置に対しチャネル
プログラム内のコマンド情報を送出してＩ／Ｏ動作を開
始する。
ＬＭ４ｃ−１に格納されている制御情報（例えばステー
タス情報等）を内部バス２０３を介しアクセスしてＩ／
Ｏ動作の準備を行い、インターフェース制御回路４ａ−
１の配下に接続されている周辺制御装置に対しチャネル
プログラム内のコマンド情報を送出してＩ／Ｏ動作を開
始する。
【００１９】コマンドがデータ転送を指示していた場合
、プロセッサ３ａは内部バス２０３を介してチャネルプ
ログラムで規定されるデータ転送開始アドレスをアドレ
スカウンタ４ａ−１へ、転送長をレングスカウンタ４ｂ
−１にセットし、データ転送の起動をインターフェース
制御回路４ｄ−１に指示する。
、プロセッサ３ａは内部バス２０３を介してチャネルプ
ログラムで規定されるデータ転送開始アドレスをアドレ
スカウンタ４ａ−１へ、転送長をレングスカウンタ４ｂ
−１にセットし、データ転送の起動をインターフェース
制御回路４ｄ−１に指示する。
【００２０】主記憶１へ周辺制御装置からのデータを書
込む入力方向の転送の場合には、インターフェース制御
回路４ｄ−１は、バッファに入力データが一定の値だけ
たまるとデータ転送要求をリクエスト制御回路３ｄに送
出し、データ転送許可信号の返送を待つ。許可信号が返
送されると、チャネル回路４−１はアドレスカウンタ４
ａ−１の値をアドレスバス２０１へ送出し周辺制御装置
からの転送データをデータバス２０２へ送出する。バス
制御回路３ｃはアドレスバス２０１のアドレスでデータ
バス２０２の値を書き込むシステムバスシーケンスを起
動する。
込む入力方向の転送の場合には、インターフェース制御
回路４ｄ−１は、バッファに入力データが一定の値だけ
たまるとデータ転送要求をリクエスト制御回路３ｄに送
出し、データ転送許可信号の返送を待つ。許可信号が返
送されると、チャネル回路４−１はアドレスカウンタ４
ａ−１の値をアドレスバス２０１へ送出し周辺制御装置
からの転送データをデータバス２０２へ送出する。バス
制御回路３ｃはアドレスバス２０１のアドレスでデータ
バス２０２の値を書き込むシステムバスシーケンスを起
動する。
【００２１】出力方向の転送（周辺制御装置への書込み
）であれば、インターフェース制御回路４ｄ−１内のバ
ッファに一定数の空データがあるとデータ転送要求を出
力転送同様に送出し、許可信号を受信するとアドレスカ
ウンタ４ａ−１の値をアドレスバス２０１へ送出する。 バス制御回路３ｃはアドレスバス２０１の値で主記憶１
をアクセスし、転送データをデータバス２０２へ送出す
る。インターフェース制御回路４ｄ−１はデータバス２
０２上のデータを受け、周辺制御装置へ送出する。
）であれば、インターフェース制御回路４ｄ−１内のバ
ッファに一定数の空データがあるとデータ転送要求を出
力転送同様に送出し、許可信号を受信するとアドレスカ
ウンタ４ａ−１の値をアドレスバス２０１へ送出する。 バス制御回路３ｃはアドレスバス２０１の値で主記憶１
をアクセスし、転送データをデータバス２０２へ送出す
る。インターフェース制御回路４ｄ−１はデータバス２
０２上のデータを受け、周辺制御装置へ送出する。
【００２２】アドレスカウンタ４ａ−１，レングスカウ
ンタ４ｂ−１はデータ転送と同期して転送毎に更新され
、レングスカウンタ４ｂ−１が０になるか周辺制御装置
が終了要求を出すまでデータ転送が続けられる。
ンタ４ｂ−１はデータ転送と同期して転送毎に更新され
、レングスカウンタ４ｂ−１が０になるか周辺制御装置
が終了要求を出すまでデータ転送が続けられる。
【００２３】図２は本発明の他の実施例の構成図で、図
１と同一符号は同一構成要素を示している。
１と同一符号は同一構成要素を示している。
【００２４】以下図１で説明していない部分について説
明する。
明する。
【００２５】チャネル回路４−１…４−ｎ内のバス制御
回路４ｅ−１…４ｅ−ｎはバス制御回路３ｃと同様にシ
ステムバス１００のアクセス制御をインターフェース回
路４ｄ−１…４ｄ−ｎの要求に従い行う。
回路４ｅ−１…４ｅ−ｎはバス制御回路３ｃと同様にシ
ステムバス１００のアクセス制御をインターフェース回
路４ｄ−１…４ｄ−ｎの要求に従い行う。
【００２６】次に本発明の入出力制御装置の動作を説明
する。
する。
【００２７】本実施例においても、先に説明した第１の
実施例と同様に、Ｉ／Ｏ命令の指示をうけると、プロセ
ッサ回路３内のプロセッサ３ａはＣＳ３ｂに格納されて
いるマイクロプログラムによって主記憶１にあるチャネ
ルプログラムをシステムバス１００を介し読み出し動作
を行うべきチャネル番号を割出す。
実施例と同様に、Ｉ／Ｏ命令の指示をうけると、プロセ
ッサ回路３内のプロセッサ３ａはＣＳ３ｂに格納されて
いるマイクロプログラムによって主記憶１にあるチャネ
ルプログラムをシステムバス１００を介し読み出し動作
を行うべきチャネル番号を割出す。
【００２８】チャネル番号はプロセッサ３ａよりチャネ
ル番号信号線２０４を介し全チャネル回路に供給され、
チャネル回路は予め与えられた番号により自分に対する
アクセスがどうかを判断し、番号が一致していればプロ
セッサ３ａからのアクセス動作を受け付ける。本例にお
いてもチャネル回路４−１が選択されたものとして説明
を進める。
ル番号信号線２０４を介し全チャネル回路に供給され、
チャネル回路は予め与えられた番号により自分に対する
アクセスがどうかを判断し、番号が一致していればプロ
セッサ３ａからのアクセス動作を受け付ける。本例にお
いてもチャネル回路４−１が選択されたものとして説明
を進める。
【００２９】プロセッサ３ａはチャネル回路４−１内の
ＬＭ４ｃ−１に格納されている制御情報を内部バス２０
３を介しアクセスしてＩ／Ｏ動作の準備を行うとともに
、インターフェース制御回路４ｄ−１を使用して配下に
接続されている周辺制御装置に対してチャネルプログラ
ム内のコマンド情報を送出しＩ／Ｏ動作を開始する。
ＬＭ４ｃ−１に格納されている制御情報を内部バス２０
３を介しアクセスしてＩ／Ｏ動作の準備を行うとともに
、インターフェース制御回路４ｄ−１を使用して配下に
接続されている周辺制御装置に対してチャネルプログラ
ム内のコマンド情報を送出しＩ／Ｏ動作を開始する。
【００３０】コマンドがデータ転送を指示していた場合
、プロセッサ３ａは内部バス２０３を介してデータ転送
開始アドレスをアドレスカウンタ４ａ−１へ、転送長を
レングスカウンタ４ｂ−１にセットし、データ転送の起
動をインターフェース制御回路４ｄ−１に指示する。
、プロセッサ３ａは内部バス２０３を介してデータ転送
開始アドレスをアドレスカウンタ４ａ−１へ、転送長を
レングスカウンタ４ｂ−１にセットし、データ転送の起
動をインターフェース制御回路４ｄ−１に指示する。
【００３１】入力転送の場合には、インターフェース制
御回路４ｄ−１は、周辺制御装置からの入力データが一
定の値だけたまるとデータ転送要求を上げ、転送アドレ
スとしてアドレスカウンタ４ａ−１の値と入力データと
をバス制御回路４ｅ−１へ送出する。バス制御回路４ｅ
−１はシステムバス１００の使用権を持つと、アドレス
カウント４ａ−１の値のエリアに入力データを書込むバ
ス動作を起動する。
御回路４ｄ−１は、周辺制御装置からの入力データが一
定の値だけたまるとデータ転送要求を上げ、転送アドレ
スとしてアドレスカウンタ４ａ−１の値と入力データと
をバス制御回路４ｅ−１へ送出する。バス制御回路４ｅ
−１はシステムバス１００の使用権を持つと、アドレス
カウント４ａ−１の値のエリアに入力データを書込むバ
ス動作を起動する。
【００３２】出力転送の場合には、バス制御回路４ｅ−
１は、データ転送要求を受けるとアドレスカウンタ４ａ
−１の値で主記憶をアクセスし、出力データを得てイン
ターフェース制御回路４ｄ−１へ供給する。
１は、データ転送要求を受けるとアドレスカウンタ４ａ
−１の値で主記憶をアクセスし、出力データを得てイン
ターフェース制御回路４ｄ−１へ供給する。
【００３３】いずれの方向の転送においてもデータ転送
毎にアドレスカウンタ４ａ−１とレングスカウンタ４ｂ
−１が更新されレングスカウンタ４ｂ−１の値が“０”
になるか、周辺制御装置が終了要求を出すまでデータ転
送が続けられる。
毎にアドレスカウンタ４ａ−１とレングスカウンタ４ｂ
−１が更新されレングスカウンタ４ｂ−１の値が“０”
になるか、周辺制御装置が終了要求を出すまでデータ転
送が続けられる。
【００３４】本実施例においては、第１の実施例による
のと同様の効果が得られるうえ、チャネル回路４−１〜
４−ｎ毎にシステムバス１００に対するアクセス回路を
有することで、プロセッサ回路３のハードウェア量のさ
らなる削減と、プロセッサ回路３のバス制御回路３ｃの
動作シークエンスに依存しないことにより、データ転送
速度により拡張性のある周辺制御装置を接続出来るとい
う効果がある。
のと同様の効果が得られるうえ、チャネル回路４−１〜
４−ｎ毎にシステムバス１００に対するアクセス回路を
有することで、プロセッサ回路３のハードウェア量のさ
らなる削減と、プロセッサ回路３のバス制御回路３ｃの
動作シークエンスに依存しないことにより、データ転送
速度により拡張性のある周辺制御装置を接続出来るとい
う効果がある。
【００３５】
【発明の効果】以上説明したように本発明は、従来、プ
ロセッサ回路で一括管理していたアドレスカウンタ、レ
ングスカウンタ、チャネル対応のローカルメモリを各チ
ャネル毎に持たせることで、プロセッサ回路のハードウ
ェア量を削減出来、拡張性に富んだチャネル構成を効率
のよいハードウェアで実現出来るという効果がある。
ロセッサ回路で一括管理していたアドレスカウンタ、レ
ングスカウンタ、チャネル対応のローカルメモリを各チ
ャネル毎に持たせることで、プロセッサ回路のハードウ
ェア量を削減出来、拡張性に富んだチャネル構成を効率
のよいハードウェアで実現出来るという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の他の実施例のブロック図である。
１ 主記憶装置
２ 演算プロセッサ
３ プロセッサ回路
３ａ プロセッサ
３ｂ 制御記憶
３ｃ バス制御回路
３ｄ リクエスト制御回路
４−１〜４−ｎ チャネル回路
４ａ−１〜４ａ−ｎ アドレスカウンタ４ｂ−１
〜４ｂ−ｎ レングスカウンタ４ｃ−１〜４ｃ−
ｎ ローカルメモリ４ｄ−１〜４ｄ−ｎ
インターフェース制御回路１００ システムバス ２０１ アドレスバス ２０２ データバス ２０３ 内部バス ２０４ チャネル番号信号線
〜４ｂ−ｎ レングスカウンタ４ｃ−１〜４ｃ−
ｎ ローカルメモリ４ｄ−１〜４ｄ−ｎ
インターフェース制御回路１００ システムバス ２０１ アドレスバス ２０２ データバス ２０３ 内部バス ２０４ チャネル番号信号線
Claims (2)
- 【請求項１】 周辺制御装置を配下に接続し、主記憶
装置間とのデータ転送を制御するチャネル回路を複数有
する入出力制御装置において、前記チャネル回路内に、
データ転送の主記憶上のアドレスを示すアドレスカウン
タと、データの残余値を示すレングス・カウンタと、チ
ャネル毎の制御情報を格納するローカルメモリを有する
ことを特徴とする入出力制御装置。 - 【請求項２】 前記各チャネル回路毎に、主記憶をア
クセスするためのデータ転送路を接続し、前記チャネル
回路内に主記憶に対するアクセス制御回路を有したこと
を特徴とする請求項１記載の入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP673091A JPH04239954A (ja) | 1991-01-24 | 1991-01-24 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP673091A JPH04239954A (ja) | 1991-01-24 | 1991-01-24 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239954A true JPH04239954A (ja) | 1992-08-27 |
Family
ID=11646356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP673091A Pending JPH04239954A (ja) | 1991-01-24 | 1991-01-24 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239954A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147227A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Controlling device of data transfer |
-
1991
- 1991-01-24 JP JP673091A patent/JPH04239954A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147227A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Controlling device of data transfer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970527 |