JPH04242433A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH04242433A JPH04242433A JP3003556A JP355691A JPH04242433A JP H04242433 A JPH04242433 A JP H04242433A JP 3003556 A JP3003556 A JP 3003556A JP 355691 A JP355691 A JP 355691A JP H04242433 A JPH04242433 A JP H04242433A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- bank
- switching
- registers
- Prior art date
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- Pending
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
- G06F9/462—Saving or restoring of program or task context with multiple register sets
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/30123—Organisation of register space, e.g. banked or distributed register file according to context, e.g. thread buffers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/30134—Register stacks; shift registers
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に複数のデータレジスタバンクのうちの選択され
た１つの記憶内容に従って所定の処理を行う構成のマイ
クロプロセッサに関する。
し、特に複数のデータレジスタバンクのうちの選択され
た１つの記憶内容に従って所定の処理を行う構成のマイ
クロプロセッサに関する。
【０００２】
【従来の技術】従来この種のマイクロプロセッサは、一
例として図５に示すように、それぞれ複数のデータレジ
スタＤＲを備えこれら各データレジスタＤＲに予め設定
されたデータを記憶しておき、選択状態のとき記憶して
いるデータを出力する複数のデータレジスタバンク１１
〜１８を内部ＲＡＭ１内に設け、データレジスタバンク
１１〜１８とそれぞれ対応して設けられたビットレジス
タを持つバンク選択レジスタ２１を含んで構成されたバ
ンク選択回路２を設け、これによりバンク切換命令や割
込み処理が発生したときバンク切換信号ＢＳに従ってバ
ンク選択レジスタ２１の記憶内容に応じてデータレジス
タバンク１１〜１８のうちの１つを選択状態とし、デー
タレジスタバンク１１〜１８の各データレジスタＤＲと
それぞれ対応する出力レジスタＯＲを備えた出力レジス
タバンク４ｃの各出力レジスタＯＲに、選択状態のデー
タレジスタバンクの対応するデータレジスタＤＲからの
データをデータ切換信号ＤＳに従って記憶させ、この記
憶されたデータをＣＰＵへ供給する構成となっていた。
例として図５に示すように、それぞれ複数のデータレジ
スタＤＲを備えこれら各データレジスタＤＲに予め設定
されたデータを記憶しておき、選択状態のとき記憶して
いるデータを出力する複数のデータレジスタバンク１１
〜１８を内部ＲＡＭ１内に設け、データレジスタバンク
１１〜１８とそれぞれ対応して設けられたビットレジス
タを持つバンク選択レジスタ２１を含んで構成されたバ
ンク選択回路２を設け、これによりバンク切換命令や割
込み処理が発生したときバンク切換信号ＢＳに従ってバ
ンク選択レジスタ２１の記憶内容に応じてデータレジス
タバンク１１〜１８のうちの１つを選択状態とし、デー
タレジスタバンク１１〜１８の各データレジスタＤＲと
それぞれ対応する出力レジスタＯＲを備えた出力レジス
タバンク４ｃの各出力レジスタＯＲに、選択状態のデー
タレジスタバンクの対応するデータレジスタＤＲからの
データをデータ切換信号ＤＳに従って記憶させ、この記
憶されたデータをＣＰＵへ供給する構成となっていた。
【０００３】出力レジスタバンク４ｃの各出力レジスタ
ＯＲの記憶内容は、バンク切換信号ＢＳにより選択され
るデータレジスタバンクが切換ると、新たに選択された
データレジスタバンクの各データレジスタＤＲにより全
て書換えられていた。この様子を図６に示す。図６は、
今まで使用していたデータレジスタバンク１２のデータ
が新たに選択されたデータレジスタバンク１４のデータ
により書換えられたことを示す。
ＯＲの記憶内容は、バンク切換信号ＢＳにより選択され
るデータレジスタバンクが切換ると、新たに選択された
データレジスタバンクの各データレジスタＤＲにより全
て書換えられていた。この様子を図６に示す。図６は、
今まで使用していたデータレジスタバンク１２のデータ
が新たに選択されたデータレジスタバンク１４のデータ
により書換えられたことを示す。
【０００４】データレジスタバンク１１〜１８の切換え
は、バンク選択レジスタ２１の内容、すなわち、データ
“１”のビット位置を入れ換えることにより行なわれる
。
は、バンク選択レジスタ２１の内容、すなわち、データ
“１”のビット位置を入れ換えることにより行なわれる
。
【０００５】
【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサは、データレジスタバンク１１〜１８が切
換わるとき、出力レジスタバンク４ｃの記憶内容が全て
更新されるため、切換え後も、切換え前に使用していた
出力レジスタバンク４ｃの一部のデータを引続き使用し
たい場合、切換え前の出力レジスタバンク４ｃの内容を
別のレジスタや記憶領域に退避させておき、切換え後、
退避しておいたデータの一部を出力レジスタバンク４ｃ
に再設定する等のコピー処理が必要となり、全体の処理
速度が低下するという問題点があった。
ロプロセッサは、データレジスタバンク１１〜１８が切
換わるとき、出力レジスタバンク４ｃの記憶内容が全て
更新されるため、切換え後も、切換え前に使用していた
出力レジスタバンク４ｃの一部のデータを引続き使用し
たい場合、切換え前の出力レジスタバンク４ｃの内容を
別のレジスタや記憶領域に退避させておき、切換え後、
退避しておいたデータの一部を出力レジスタバンク４ｃ
に再設定する等のコピー処理が必要となり、全体の処理
速度が低下するという問題点があった。
【０００６】また、出力レジスタバンク４ｃが１つしか
ないので、マルチタスク処理が困難であるという欠点が
あった。
ないので、マルチタスク処理が困難であるという欠点が
あった。
【０００７】本発明の目的は、切換え前のデータを一部
継続して使用する場合、コピー処理を必要とせず、全体
の処理速度を速くすることができ、またマルチタスク処
理を容易に行うことができるマイクロプロセッサを提供
することにある。
継続して使用する場合、コピー処理を必要とせず、全体
の処理速度を速くすることができ、またマルチタスク処
理を容易に行うことができるマイクロプロセッサを提供
することにある。
【０００８】
【課題を解決するための手段】第１の発明のマイクロプ
ロセッサは、それぞれ複数のデータレジスタを備えこれ
ら各データレジスタに予め設定されたデータを記憶して
おき選択状態のとき記憶しているデータを出力する複数
のデータレジスタバンクと、所定のタイミングで前記複
数のデータレジスタバンクのうちの１つを選択状態とす
るバンク選択回路と、前記データレジスタバンクの各デ
ータレジスタとそれぞれ対応する複数の切換レジスタを
備えこれら各切換レジスタに予め設定されたデータを記
憶し出力する切換レジスタバンクを含み所定のタイミン
グで前記各切換レジスタに記憶されているデータとそれ
ぞれに対応するレベルの複数の切換制御信号を出力する
切換制御回路と、前記データレジスタバンクの各データ
レジスタとそれぞれ対応する複数の出力レジスタを備え
、これら各出力レジスタに、対応する前記切換制御信号
のレベルに従って選択状態の前記データレジスタバンク
の対応するデータレジスタからのデータを記憶する出力
レジスタバンクとを有している。
ロセッサは、それぞれ複数のデータレジスタを備えこれ
ら各データレジスタに予め設定されたデータを記憶して
おき選択状態のとき記憶しているデータを出力する複数
のデータレジスタバンクと、所定のタイミングで前記複
数のデータレジスタバンクのうちの１つを選択状態とす
るバンク選択回路と、前記データレジスタバンクの各デ
ータレジスタとそれぞれ対応する複数の切換レジスタを
備えこれら各切換レジスタに予め設定されたデータを記
憶し出力する切換レジスタバンクを含み所定のタイミン
グで前記各切換レジスタに記憶されているデータとそれ
ぞれに対応するレベルの複数の切換制御信号を出力する
切換制御回路と、前記データレジスタバンクの各データ
レジスタとそれぞれ対応する複数の出力レジスタを備え
、これら各出力レジスタに、対応する前記切換制御信号
のレベルに従って選択状態の前記データレジスタバンク
の対応するデータレジスタからのデータを記憶する出力
レジスタバンクとを有している。
【０００９】第２の発明のマイクロプロセッサは、それ
ぞれ複数のデータレジスタを備えこれら各データレジス
タに予め設定されたデータを記憶しておき選択状態のと
き記憶しているデータを出力する複数のデータレジスタ
バンクと、これら各データレジスタバンクとそれぞれ対
応するビットレジスタを持つ第１のバンク選択レジスタ
及び少なくとも１つの第２のバンク選択レジスタを含み
第１の選択信号によりこれら第１及び第２のバンク選択
レジスタのうちの１つを選択しこの選択されたバンク選
択レジスタの内容に従って所定のタイミングで前記複数
のデータレジスタバンクのうちの１つを選択状態とする
バンク選択回路と、前記データレジスタバンクの各デー
タレジスタとそれぞれ対応する複数の切換レジスタを備
えこれら各切換レジスタに予め設定されたデータを記憶
し出力する切換レジスタバンクを含み前記各切換レジス
タに記憶されているデータとそれぞれ対応するレベルの
複数の切換制御信号を複数組発生しこれら切換制御信号
の複数組のうちの１組を第２の選択信号により選択し所
定のタイミングで出力する切換制御回路と、前記デデー
タレジスタバンクの各データレジスタとそれぞれ対応す
る複数の出力レジスタをそれぞれ備えこれら各出力レジ
スタに、前記複数組のうちの対応する１組の各切換制御
信号のレベルに従って選択状態の前記データレジスタバ
ンクの対応するデータレジスタからのデータを記憶する
第１の出力レジスタ及び少なくとも１つの第２の出力レ
ジスタとを有している。
ぞれ複数のデータレジスタを備えこれら各データレジス
タに予め設定されたデータを記憶しておき選択状態のと
き記憶しているデータを出力する複数のデータレジスタ
バンクと、これら各データレジスタバンクとそれぞれ対
応するビットレジスタを持つ第１のバンク選択レジスタ
及び少なくとも１つの第２のバンク選択レジスタを含み
第１の選択信号によりこれら第１及び第２のバンク選択
レジスタのうちの１つを選択しこの選択されたバンク選
択レジスタの内容に従って所定のタイミングで前記複数
のデータレジスタバンクのうちの１つを選択状態とする
バンク選択回路と、前記データレジスタバンクの各デー
タレジスタとそれぞれ対応する複数の切換レジスタを備
えこれら各切換レジスタに予め設定されたデータを記憶
し出力する切換レジスタバンクを含み前記各切換レジス
タに記憶されているデータとそれぞれ対応するレベルの
複数の切換制御信号を複数組発生しこれら切換制御信号
の複数組のうちの１組を第２の選択信号により選択し所
定のタイミングで出力する切換制御回路と、前記デデー
タレジスタバンクの各データレジスタとそれぞれ対応す
る複数の出力レジスタをそれぞれ備えこれら各出力レジ
スタに、前記複数組のうちの対応する１組の各切換制御
信号のレベルに従って選択状態の前記データレジスタバ
ンクの対応するデータレジスタからのデータを記憶する
第１の出力レジスタ及び少なくとも１つの第２の出力レ
ジスタとを有している。
【００１０】また、切換レジスタバンクの未使用の複数
の切換レジスタに予め設定されたデータを記憶させ、前
記未使用の切換レジスタに記憶されているデータをデコ
ードうるデコーダを設け、第２のバンク選択レジスタの
出力の代りに前記デコーダの出力を使用するようにして
構成される。
の切換レジスタに予め設定されたデータを記憶させ、前
記未使用の切換レジスタに記憶されているデータをデコ
ードうるデコーダを設け、第２のバンク選択レジスタの
出力の代りに前記デコーダの出力を使用するようにして
構成される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は第１の発明の一実施例を示す回路図
である。
である。
【００１３】内部ＲＡＭ１には、それぞれ複数のデータ
レジスタＤＲを備えこれら各データレジスタＤＲに予め
設定されたデータを記憶しておき選択状態のとき記憶し
ているデータを出力する複数のデータレジスタバンク１
１〜１８が設けられている。
レジスタＤＲを備えこれら各データレジスタＤＲに予め
設定されたデータを記憶しておき選択状態のとき記憶し
ているデータを出力する複数のデータレジスタバンク１
１〜１８が設けられている。
【００１４】バンク選択回路２は、データレジスタバン
ク１１〜１８とそれぞれ対応して設けられたビットレジ
スタを持つバンク選択レジスタ２１を含み、バンク切換
命令や割込み処理が発生したときバンク切換信号ＢＳに
従ってバンク選択レジスタ２１の記憶内容に応じてデー
タレジスタバンク１１〜１８のうちの１つを選択状態と
する。
ク１１〜１８とそれぞれ対応して設けられたビットレジ
スタを持つバンク選択レジスタ２１を含み、バンク切換
命令や割込み処理が発生したときバンク切換信号ＢＳに
従ってバンク選択レジスタ２１の記憶内容に応じてデー
タレジスタバンク１１〜１８のうちの１つを選択状態と
する。
【００１５】切換制御回路３は、データレジスタバンク
１１〜１８の各データレジスタＤＲとそれぞれ対応する
複数の切換レジスタＳＲを備えこれら各切換レジスタＳ
Ｒに予め設定されたデータを記憶する切換レジスタバン
ク３１を含み、データ切換信号ＤＳに従って各切換レジ
スタＳＲに記憶さてたいるデータとそれぞれ対応するレ
ベルの複数の切換制御信号ＳＣを出力する。
１１〜１８の各データレジスタＤＲとそれぞれ対応する
複数の切換レジスタＳＲを備えこれら各切換レジスタＳ
Ｒに予め設定されたデータを記憶する切換レジスタバン
ク３１を含み、データ切換信号ＤＳに従って各切換レジ
スタＳＲに記憶さてたいるデータとそれぞれ対応するレ
ベルの複数の切換制御信号ＳＣを出力する。
【００１６】出力レジスタバンク４は、データレジスタ
バンク１１〜１８の各データレジスタＤＲとそれぞれ対
応する複数の出力レジスタＯＲを備え、これら各出力レ
ジスタＯＲに、対応する切換制御信号ＳＣのレベルに従
って選択状態のデータレジスタバンクの対応するデータ
レジスタＤＲからのデータを記憶し、ＣＰＵへ出力する
。
バンク１１〜１８の各データレジスタＤＲとそれぞれ対
応する複数の出力レジスタＯＲを備え、これら各出力レ
ジスタＯＲに、対応する切換制御信号ＳＣのレベルに従
って選択状態のデータレジスタバンクの対応するデータ
レジスタＤＲからのデータを記憶し、ＣＰＵへ出力する
。
【００１７】次に、この実施例の動作について説明する
。
。
【００１８】バンク選択回路２により、データレジスタ
バンク１１〜１８のうち１つを選択する動作は従来例と
同様である。
バンク１１〜１８のうち１つを選択する動作は従来例と
同様である。
【００１９】切換制御回路３の切換レジスタバンク３１
には、すでに出力レジスタバンク４の各出力レジスタＯ
Ｒに記憶されているデータの何れを残し何れを更新する
かを示すデータが記憶されている。切換レジスタバンク
３１の各切換レジスタＳＲの内容がデータ“１”であれ
ば、データ切換信号ＤＳがアクティブレベルになったと
きアクティブレベルの切換制御信号ＳＣが出力され、そ
の出力レジスタＯＲの内容が対応するデータレジスタＤ
Ｒの内容に更新される。また、切換レジスタＳＲの内容
がデータ“０”であれば、切換制御信号ＳＣはインアク
ティブレベルのままであるので、その出力レジスタＯＲ
の内容は更新されることなく引続き使用される。
には、すでに出力レジスタバンク４の各出力レジスタＯ
Ｒに記憶されているデータの何れを残し何れを更新する
かを示すデータが記憶されている。切換レジスタバンク
３１の各切換レジスタＳＲの内容がデータ“１”であれ
ば、データ切換信号ＤＳがアクティブレベルになったと
きアクティブレベルの切換制御信号ＳＣが出力され、そ
の出力レジスタＯＲの内容が対応するデータレジスタＤ
Ｒの内容に更新される。また、切換レジスタＳＲの内容
がデータ“０”であれば、切換制御信号ＳＣはインアク
ティブレベルのままであるので、その出力レジスタＯＲ
の内容は更新されることなく引続き使用される。
【００２０】こうして、データ切換信号ＤＳと同期して
、引続き使用するデータと更新するデータとが同時に設
定されるので、従来必要としていたコピー処理が不要と
なり、全体の処理速度を速くすることができる。
、引続き使用するデータと更新するデータとが同時に設
定されるので、従来必要としていたコピー処理が不要と
なり、全体の処理速度を速くすることができる。
【００２１】図２（Ａ），（Ｂ）に出力レジスタバンク
４のデータの切換え動作を説明するためのデータフォー
マットを示す。
４のデータの切換え動作を説明するためのデータフォー
マットを示す。
【００２２】図２（Ａ）が切換え前の出力レジスタバン
ク４のデータフォーマット、図２（Ｂ）が切換レジスタ
バンク３１の内容に従って出力レジスタバンク４の内容
がデータレジスタバンク１４の内容により更新されたと
きのデータフォーマットである。
ク４のデータフォーマット、図２（Ｂ）が切換レジスタ
バンク３１の内容に従って出力レジスタバンク４の内容
がデータレジスタバンク１４の内容により更新されたと
きのデータフォーマットである。
【００２３】なお、切換レジスタバンク３１の記憶内容
は、データレジスタバンク１１〜１８が切換はるごとに
ソフトウエア等により入れ換えてもよいし、データレジ
スタバンク１１〜１８に対してそれぞれ切換レジスタバ
ンク３１を設け、これらを切換えて使用する構成として
もよい。
は、データレジスタバンク１１〜１８が切換はるごとに
ソフトウエア等により入れ換えてもよいし、データレジ
スタバンク１１〜１８に対してそれぞれ切換レジスタバ
ンク３１を設け、これらを切換えて使用する構成として
もよい。
【００２４】図３は第２の発明の第１の実施例を示す回
路図である。
路図である。
【００２５】この実施例は、図１に示された実施例と同
様の内部ＲＡＭ１，（第１の）バンク選択レジスタ２１
ａ，切換レジスタバンク３１ａ，及び（第１の）出力レ
ジスタ４ａのほかに、少なくとも１つの（第２の）バン
ク選択レジスタ２１ｂ及び（第２の）出力レジスタバン
ク４ｂを設けてマルチタスク対応としたものである。
様の内部ＲＡＭ１，（第１の）バンク選択レジスタ２１
ａ，切換レジスタバンク３１ａ，及び（第１の）出力レ
ジスタ４ａのほかに、少なくとも１つの（第２の）バン
ク選択レジスタ２１ｂ及び（第２の）出力レジスタバン
ク４ｂを設けてマルチタスク対応としたものである。
【００２６】出力レジスタバンク４ａの記憶内容の更新
（そのまま引続き使用するものも含めて）は、選択信号
Ｓ２１，Ｓ３１をアクティブレベルにし選択信号Ｓ２２
，Ｓ３２をインアクティブレベルとすることにより、図
１に示された実施例と同様に行うことができる。
（そのまま引続き使用するものも含めて）は、選択信号
Ｓ２１，Ｓ３１をアクティブレベルにし選択信号Ｓ２２
，Ｓ３２をインアクティブレベルとすることにより、図
１に示された実施例と同様に行うことができる。
【００２７】また出力レジスタバンク４ｂの記憶内容の
更新（同様にそのまま引き続き使用するものを含めて）
は、選択信号Ｓ２１，Ｓ３１をインアクティブレベルに
、選択信号Ｓ２２，Ｓ３２をアクティブレベルにするこ
とにより、出力レジスタバンク４ａの記憶内容の更新と
同様に行うことができる。
更新（同様にそのまま引き続き使用するものを含めて）
は、選択信号Ｓ２１，Ｓ３１をインアクティブレベルに
、選択信号Ｓ２２，Ｓ３２をアクティブレベルにするこ
とにより、出力レジスタバンク４ａの記憶内容の更新と
同様に行うことができる。
【００２８】また、同一のデータレジスタバンク（１１
〜１８のうちの１つ）の内容で出力レジスタバンク４ａ
，４ｂの内容を同時に更新する場合は、選択信号Ｓ３１
，Ｓ３２を同時にアクティブレベルとすればよい。
〜１８のうちの１つ）の内容で出力レジスタバンク４ａ
，４ｂの内容を同時に更新する場合は、選択信号Ｓ３１
，Ｓ３２を同時にアクティブレベルとすればよい。
【００２９】更に、切換レジスタバンク３１ａを全てデ
ータ“１”とすれば、出力レジスタ４ａ，４ｂの内容は
、全て新たに選択されたデータレジスタバンクの内容に
更新される。これは図１の実施例についても同様である
。
ータ“１”とすれば、出力レジスタ４ａ，４ｂの内容は
、全て新たに選択されたデータレジスタバンクの内容に
更新される。これは図１の実施例についても同様である
。
【００３０】このように、複数の出力レジスタバンク４
ａ，４ｂを設けることにより、マイクロプロセッサにお
けるマルチタスク処理を容易に行うことができる。
ａ，４ｂを設けることにより、マイクロプロセッサにお
けるマルチタスク処理を容易に行うことができる。
【００３１】図４は第２の発明の第２の実施例を示す回
路図である。
路図である。
【００３２】この実施例は、切換レジスタ３ｂのうちの
未使用の複数の切換レジスタＳＲを使用して、これら切
換レジスタＳＲにデータレジスタバンク１１〜１８のう
ちの１つを選択するためのデータを記憶させ、これら切
換レジスタＳＲからのデータをデコーダ５によりデコー
ドして、図３に示された実施例のバンク選択レジスタ２
１ｂの出力データと同様のデータを発生し、このデータ
をバンク選択レジスタ２１ｂの出力データの代りに使用
するようにしたものである。
未使用の複数の切換レジスタＳＲを使用して、これら切
換レジスタＳＲにデータレジスタバンク１１〜１８のう
ちの１つを選択するためのデータを記憶させ、これら切
換レジスタＳＲからのデータをデコーダ５によりデコー
ドして、図３に示された実施例のバンク選択レジスタ２
１ｂの出力データと同様のデータを発生し、このデータ
をバンク選択レジスタ２１ｂの出力データの代りに使用
するようにしたものである。
【００３３】この実施例においては、出力レジスタバン
ク４ａ，４ｂの更新指定とデータレジスタバンク１１〜
１８の指定とを１つの切換レジスタバンク３１ｂにより
同時に行うことができるという利点がある。
ク４ａ，４ｂの更新指定とデータレジスタバンク１１〜
１８の指定とを１つの切換レジスタバンク３１ｂにより
同時に行うことができるという利点がある。
【００３４】
【発明の効果】以上説明したように本発明は、データレ
ジスタバンクの各データレジスタとそれぞれ対応する切
換レジスタを持つ切換レジスタバンクを設け、この切換
レジスタバンクの各切換レジスタの内容により出力レジ
スタバンクの各出力レジスタの内容を更新するか否かを
決定する構成とすることにより、出力レジスタバンクに
引続き使用したいデータをそのまま残すことができるの
で、従来必要であったコピー処理が不要となり、全体の
処理速度を速くすることができる効果がある。
ジスタバンクの各データレジスタとそれぞれ対応する切
換レジスタを持つ切換レジスタバンクを設け、この切換
レジスタバンクの各切換レジスタの内容により出力レジ
スタバンクの各出力レジスタの内容を更新するか否かを
決定する構成とすることにより、出力レジスタバンクに
引続き使用したいデータをそのまま残すことができるの
で、従来必要であったコピー処理が不要となり、全体の
処理速度を速くすることができる効果がある。
【００３５】また、複数の出力レジスタバンク及びこれ
と関連する回路を設けることにより、マルチタスク処理
を容易に行うことができる効果がある。
と関連する回路を設けることにより、マルチタスク処理
を容易に行うことができる効果がある。
【図１】第１の発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
出力レジスタバンク等のデータフォーマット図である。
出力レジスタバンク等のデータフォーマット図である。
【図３】第２の発明の第１の実施例を示す回路図である
。
。
【図４】第２の発明の第２の実施例を示す回路図である
。
。
【図５】従来のマイクロプロセッサの一例を示すブロッ
ク図である。
ク図である。
【図６】図５に示されたマイクロプロセッサの動作を説
明するための出力レジスタバンクのデータフォーマット
図である。
明するための出力レジスタバンクのデータフォーマット
図である。
１ 内部ＲＡＭ
２，２ａ，２ｂ バンク選択回路３，３ａ
切換制御回路 ４，４ａ〜４ｃ 出力レジスタバンク５
デコーダ １１〜１８ データレジスタバンク２１，２１ａ
バンク選択レジスタ３１，３１ａ，３１ｂ
切換レジスタバンクＤＲ データレジスタ ＯＲ 出力レジスタ ＳＲ 切換レジスタ
切換制御回路 ４，４ａ〜４ｃ 出力レジスタバンク５
デコーダ １１〜１８ データレジスタバンク２１，２１ａ
バンク選択レジスタ３１，３１ａ，３１ｂ
切換レジスタバンクＤＲ データレジスタ ＯＲ 出力レジスタ ＳＲ 切換レジスタ
Claims (3)
- 【請求項１】 それぞれ複数のデータレジスタを備え
これら各データレジスタに予め設定されたデータを記憶
しておき選択状態のとき記憶しているデータを出力する
複数のデータレジスタバンクと、所定のタイミングで前
記複数のデータレジスタバンクのうちの１つを選択状態
とするバンク選択回路と、前記データレジスタバンクの
各データレジスタとそれぞれに対応する複数の切換レジ
スタを備えこれら各切換レジスタに予め設定されたデー
タを記憶し出力する切換レジスタバンクを含み所定のタ
イミングで前記各切換レジスタに記憶されているデータ
とそれぞれ対応するレベルの複数の切換制御信号を出力
する切換制御回路と、前記データレジスタバンクの各デ
ータレジスタとそれぞれ対応する複数の出力レジスタを
備えこれら各出力レジスタに、対応する前記切換制御信
号のレベルに従って選択状態の前記データレジスタバン
クの対応するデータレジスタからのデータを記憶する出
力レジスタバンクとを有することを特徴とするマイクロ
プロセッサ。 - 【請求項２】 それぞれ複数のデータレジスタを備え
これら各データレジスタに予め設定されたデータを記憶
しておき選択状態のとき記憶しているデータを出力する
複数のデータレジスタバンクと、これら各データレジス
タバンクとそれぞれ対応するビットレジスタを持つ第１
のバンク選択レジスタ及び少なくとも１つの第２のバン
ク選択レジスタを含み第１の選択信号によりこれら第１
及び第２のバンク選択レジスタのうちの１つを選択しこ
の選択されたバンク選択レジスタの内容に従って所定の
タイミングで前記複数のデータレジスタバンクのうちの
１つを選択状態とするバンク選択回路と、前記データレ
ジスタバンクの各データレジスタとそれぞれ対応する複
数の切換レジスタを備えこれら各切換レジスタに予め設
定されたデータを記憶し出力する切換レジスタバンクを
含み前記各切換レジスタに記憶されているデータとそれ
ぞれ対応するレベルの複数の切換制御信号を複数組発生
しこれら切換制御信号の複数組のうちの１組を第２の選
択信号により選択し所定のタイミングで出力する切換制
御回路と、前記データレジスタバンクの各データレジス
タとそれぞれ対応する複数の出力レジスタをそれぞれ備
えこれら各出力レジスタに、前記複数組のうちの対応す
る１組の各切換制御信号のレベルに従って選択状態の前
記データレジスタバンクの対応するデータレジスタから
のデータを記憶する第１の出力レジスタ及び少なくとも
１つの第２の出力レジスタとを有することを特徴とする
マイクロプロセッサ。 - 【請求項３】 切換レジスタバンクの未使用の複数の
切換レジスタに予め設定されたデータを記憶させ、前記
未使用の切換レジスタに記憶されているデータをデコー
ドするデコーダを設け、第２のバンク選択レジスタの出
力の代りに前記デコーダの出力を使用するようにした請
求項２記載のマイクロプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003556A JPH04242433A (ja) | 1991-01-17 | 1991-01-17 | マイクロプロセッサ |
| US08/294,011 US5426766A (en) | 1991-01-17 | 1994-08-23 | Microprocessor which holds selected data for continuous operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003556A JPH04242433A (ja) | 1991-01-17 | 1991-01-17 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04242433A true JPH04242433A (ja) | 1992-08-31 |
Family
ID=11560702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003556A Pending JPH04242433A (ja) | 1991-01-17 | 1991-01-17 | マイクロプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5426766A (ja) |
| JP (1) | JPH04242433A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812868A (en) * | 1996-09-16 | 1998-09-22 | Motorola Inc. | Method and apparatus for selecting a register file in a data processing system |
| US6128728A (en) | 1997-08-01 | 2000-10-03 | Micron Technology, Inc. | Virtual shadow registers and virtual register windows |
| US6298431B1 (en) * | 1997-12-31 | 2001-10-02 | Intel Corporation | Banked shadowed register file |
| US7117346B2 (en) * | 2002-05-31 | 2006-10-03 | Freescale Semiconductor, Inc. | Data processing system having multiple register contexts and method therefor |
| US20040098568A1 (en) * | 2002-11-18 | 2004-05-20 | Nguyen Hung T. | Processor having a unified register file with multipurpose registers for storing address and data register values, and associated register mapping method |
| TW200511111A (en) * | 2003-07-30 | 2005-03-16 | Koninkl Philips Electronics Nv | Microcontroller with an interrupt structure having programmable priority levels with each priority level associated with a different register set |
| US8938590B2 (en) * | 2008-10-18 | 2015-01-20 | Micron Technology, Inc. | Indirect register access method and system |
| US9721625B2 (en) * | 2014-06-18 | 2017-08-01 | Qualcomm Incorporated | Time-constrained data copying between storage media |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4146786A (en) * | 1977-05-02 | 1979-03-27 | Xerox Corporation | Scanner with modular array of photocells |
| CA1102007A (en) * | 1979-05-15 | 1981-05-26 | Prem L. Sood | Duplicated memory system having status indication |
| US4601018A (en) * | 1985-01-29 | 1986-07-15 | Allen Baum | Banked memory circuit |
| JP2545789B2 (ja) * | 1986-04-14 | 1996-10-23 | 株式会社日立製作所 | 情報処理装置 |
| JPH0795277B2 (ja) * | 1988-11-25 | 1995-10-11 | 日本電気株式会社 | データ処理装置 |
| JP3081614B2 (ja) * | 1989-03-08 | 2000-08-28 | 富士通株式会社 | 部分書込み制御装置 |
| US4967397A (en) * | 1989-05-15 | 1990-10-30 | Unisys Corporation | Dynamic RAM controller |
-
1991
- 1991-01-17 JP JP3003556A patent/JPH04242433A/ja active Pending
-
1994
- 1994-08-23 US US08/294,011 patent/US5426766A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5426766A (en) | 1995-06-20 |
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