JPH04242461A - 計数回路 - Google Patents
計数回路Info
- Publication number
- JPH04242461A JPH04242461A JP3003621A JP362191A JPH04242461A JP H04242461 A JPH04242461 A JP H04242461A JP 3003621 A JP3003621 A JP 3003621A JP 362191 A JP362191 A JP 362191A JP H04242461 A JPH04242461 A JP H04242461A
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- Japan
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- circuit
- signal
- counting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は計数回路に関し、特に、
基準フレーム内に複数個あるそれぞれ独立なステータス
信号を独立に計数する計数回路に関する。
基準フレーム内に複数個あるそれぞれ独立なステータス
信号を独立に計数する計数回路に関する。
【０００２】
【従来の技術】従来のこの種の計数回路は、図３に示す
ように、１フレームに３つのそれぞれ独立なステータス
信号が多重化されているデータ信号を例にとると、入力
回路１１、計数部３１、出力回路５１の系列と、入力回
路１２、計数部３２、出力回路５２の系列と、入力回路
１３、計数部３３、出力回路５３の系列とからなる３系
列と信号発生器６１とで構成されている。なお、入力さ
れるチャネルステータスデータ信号Ｄ１は図２に示すよ
うに１フレーム中に第１，第２，第３チャネルのステー
タス信号Ａ１，Ｂ１，Ｃ１、次のフレームに第１，第２
，第３チャネルのステータス信号Ａ２，Ｂ２，Ｃ２を配
列している。
ように、１フレームに３つのそれぞれ独立なステータス
信号が多重化されているデータ信号を例にとると、入力
回路１１、計数部３１、出力回路５１の系列と、入力回
路１２、計数部３２、出力回路５２の系列と、入力回路
１３、計数部３３、出力回路５３の系列とからなる３系
列と信号発生器６１とで構成されている。なお、入力さ
れるチャネルステータスデータ信号Ｄ１は図２に示すよ
うに１フレーム中に第１，第２，第３チャネルのステー
タス信号Ａ１，Ｂ１，Ｃ１、次のフレームに第１，第２
，第３チャネルのステータス信号Ａ２，Ｂ２，Ｃ２を配
列している。
【０００３】次に従来例の動作を図３により説明する。
１フレームに３つのそれぞれ独立なステータス信号が多
重されているチャネルステータスデータ信号Ｄ１中のス
テータス信号Ａ１を入力回路１１に、ステータス信号Ｂ
１を入力回路１２に、ステータス信号Ｃ１を入力回路１
３に、フレーム基準信号ＳＲによって信号発生器６１で
発生するステータス信号の先頭を示す制御信号ＳＣ１、
ＳＣ２、ＳＣ３に従って取り込み、ステータス信号ＤＳ
１を計数部３１に、ステータス信号ＤＳ２を計数部３２
に、ステータス信号ＤＳ３を計数部３３に入力する。さ
らに信号発生器６１で発生する計数を指示する制御信号
ＳＣＫ１、ＳＣＫ２、ＳＣＫ３に従って計数部３１，３
２，３３でそれぞれステータス信号を計数し計数部情報
ＤＣ１を出力回路部５１に、計数部情報ＤＣ２を出力回
路５２に、計数部情報ＤＣ３を出力回路部５３に入力す
る。さらに信号発生器６１で発生する各チャネル出力を
指示する制御信号ＳＣＯ１、ＳＣＯ２、計数結果ＤＯ２
、計数結果ＤＯ３が出力される。
重されているチャネルステータスデータ信号Ｄ１中のス
テータス信号Ａ１を入力回路１１に、ステータス信号Ｂ
１を入力回路１２に、ステータス信号Ｃ１を入力回路１
３に、フレーム基準信号ＳＲによって信号発生器６１で
発生するステータス信号の先頭を示す制御信号ＳＣ１、
ＳＣ２、ＳＣ３に従って取り込み、ステータス信号ＤＳ
１を計数部３１に、ステータス信号ＤＳ２を計数部３２
に、ステータス信号ＤＳ３を計数部３３に入力する。さ
らに信号発生器６１で発生する計数を指示する制御信号
ＳＣＫ１、ＳＣＫ２、ＳＣＫ３に従って計数部３１，３
２，３３でそれぞれステータス信号を計数し計数部情報
ＤＣ１を出力回路部５１に、計数部情報ＤＣ２を出力回
路５２に、計数部情報ＤＣ３を出力回路部５３に入力す
る。さらに信号発生器６１で発生する各チャネル出力を
指示する制御信号ＳＣＯ１、ＳＣＯ２、計数結果ＤＯ２
、計数結果ＤＯ３が出力される。
【０００４】
【発明が解決しようとする課題】上述した従来の計数回
路では、１フレーム内に複数個あるステータス信号のそ
れぞれ１つのステータス信号に対して１つの入力回路、
計数部、出力回路が必要であり、また、信号発生器で発
生する入力制御信号、計数制御信号及び出力制御信号が
ステータス信号の個数と同じ数だけ必要であるために、
ステータス信号が複数個になると回路規模が増大し、ま
た、信号発生器による制御が複雑になるという欠点があ
る。
路では、１フレーム内に複数個あるステータス信号のそ
れぞれ１つのステータス信号に対して１つの入力回路、
計数部、出力回路が必要であり、また、信号発生器で発
生する入力制御信号、計数制御信号及び出力制御信号が
ステータス信号の個数と同じ数だけ必要であるために、
ステータス信号が複数個になると回路規模が増大し、ま
た、信号発生器による制御が複雑になるという欠点があ
る。
【０００５】本発明の目的は、ステータス信号が増えて
も回路規模の増大を避け、また、信号発生器による制御
信号の増大を避ける計数回路を提供することにある。
も回路規模の増大を避け、また、信号発生器による制御
信号の増大を避ける計数回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の計数回路は、各
フレームに複数個の計数すべきステータス信号を時系列
に配列した入力データ信号を入力し前記ステータス信号
を計数する計数回路において、前記入力データ信号から
複数個のステータス信号のそれぞれを時系列に出力する
入力回路と、前記入力回路の時系列に出力されるステー
タスデータを計数する計数部と、前記計数部の計数デー
タを一時的に記憶する書き込み読み出しのできる記憶部
と、前記計数部と前記記憶部との間で計数データの授受
を行う選択回路と、前記選択回路を経由して前記記憶部
のステータスデータを並列に出力する出力回路と、前記
入力回路、前記計数部、前記記憶部、前記選択回路、前
記出力回路のそれぞれを所定のタイミングで制御する制
御信号を送出する信号発生手段とを有する。
フレームに複数個の計数すべきステータス信号を時系列
に配列した入力データ信号を入力し前記ステータス信号
を計数する計数回路において、前記入力データ信号から
複数個のステータス信号のそれぞれを時系列に出力する
入力回路と、前記入力回路の時系列に出力されるステー
タスデータを計数する計数部と、前記計数部の計数デー
タを一時的に記憶する書き込み読み出しのできる記憶部
と、前記計数部と前記記憶部との間で計数データの授受
を行う選択回路と、前記選択回路を経由して前記記憶部
のステータスデータを並列に出力する出力回路と、前記
入力回路、前記計数部、前記記憶部、前記選択回路、前
記出力回路のそれぞれを所定のタイミングで制御する制
御信号を送出する信号発生手段とを有する。
【０００７】
【実施例】本発明について図面を参照して説明する。
【０００８】図１は本発明の一実施例のブロック図、図
２は本実施例の動作を説明するタイミングチャートであ
る。ここでは図２のように１フレームに３つのそれぞれ
独立なステータス信号が多重化されているデータ信号に
おいてステータス信号をそれぞれ独立に計数する回路に
ついて説明する。
２は本実施例の動作を説明するタイミングチャートであ
る。ここでは図２のように１フレームに３つのそれぞれ
独立なステータス信号が多重化されているデータ信号に
おいてステータス信号をそれぞれ独立に計数する回路に
ついて説明する。
【０００９】図１の実施例は、計数すべきステータスを
１フレームの中に時系列に多重化したチャネルステータ
ス信号ＤＩを入力して、各チャネルごとのステータスデ
ータを後述する制御信号により抽出して順次出力して行
く入力回路１、この出力されるステータスデータを後述
する手順で計数する計数部３、計数部３の計数データを
チャネルごとに記憶する記憶回路２、計数部３と記憶回
路２との間のデータ授受を所定の手順で行うデータバス
を兼ねた選択回路４、計数結果をチャネル順位に従った
指示信号により出力する出力回路５、前述の入力回路１
、計数部３、記憶回路２、選択回路４、出力回路５のそ
れぞれに所定の手順とタイミングに従い指示信号を出力
する信号発生器６から構成される。
１フレームの中に時系列に多重化したチャネルステータ
ス信号ＤＩを入力して、各チャネルごとのステータスデ
ータを後述する制御信号により抽出して順次出力して行
く入力回路１、この出力されるステータスデータを後述
する手順で計数する計数部３、計数部３の計数データを
チャネルごとに記憶する記憶回路２、計数部３と記憶回
路２との間のデータ授受を所定の手順で行うデータバス
を兼ねた選択回路４、計数結果をチャネル順位に従った
指示信号により出力する出力回路５、前述の入力回路１
、計数部３、記憶回路２、選択回路４、出力回路５のそ
れぞれに所定の手順とタイミングに従い指示信号を出力
する信号発生器６から構成される。
【００１０】次に本実施例の動作を図２を参照して説明
する。まず、前述のように１フレーム中の３チャネルの
ステータスデータ信号をＡ１，Ｂ１，Ｃ１とすると、ス
テータス信号Ａ１の処理について説明する。なお、次の
フレームにおいて同じチャネルのステータスデータＡ２
，Ｂ２，Ｃ２が順次配列されている。信号発生器６が外
部からフレームの先頭を示すフレーム基準信号ＳＲを入
力すると、内蔵のクロックカウンタによりフレーム基準
信号ＳＲを起点として３チャネルの先頭パルス信号ＳＣ
を発生して入力回路１に供給する。例えば最初のチャネ
ル先頭パルス信号によりステータス信号Ａ１がＡ１ステ
ータスデータ（ＤＳ）として計数部３に入力される。 ここで信号発生器６はリード／ライト信号ＳＣＭのうち
のリード信号（図２の（Ｒ））を記憶回路２に送り、１
フレーム前のステータス信号（例えばＡ０）の読み出し
の指示を行う。さらに信号発生回路６はデータバス信号
ＳＣＬを選択回路４に送り、この１フレーム前のＡ０の
計数データを記憶回路２から計数部３へ転送する。計数
部３は前述のステータス信号Ａ１とＡ０のデータを入力
した後に、信号発生回路６から計数指示信号ＳＣＫを入
力して、Ａ１とＡ０の計数を開始する。一例として本実
施例の計数回路がパリティチェックに適用される場合に
は、ステータスデータＡ０とＡ１の和の演算が行われる
。ここで図２の計数データ信号ＤＣにおけるＤＴＡ０は
前述のステータス信号Ａ０に対応し、ＤＴＡ１はＡ０＋
Ａ１の演算結果を示している。この演算結果が正しけれ
ば、Ａ１のデータがリード／ライト信号ＳＣＭのうちの
図２の（Ｗ）に示すライト指示信号、ならびに対応する
データバス信号ＳＣＬとにより選択回路４を経由して記
憶回路２に記憶される。この計数結果は信号発生回路６
から出力されるチャネル出力信号ＳＣＯにより出力回路
５からチャネル出力ＤＯ１のデータとして送出される。 なお、この出力回路５の出力データはチャネルごとに並
列に変換して出力される。すなわち、チャネル１の場合
には、ステータスデータＡ０，Ａ１，Ａ２として送出さ
れる。このようにチャネル１のステータスデータＡ１の
処理は図２の各ステータスデータＤＳのタイムスロット
Ａ１のタイミング中で処理され、引き続きタイムスロッ
トＢ１のタイミング中でステータスデータＢ１の処理が
行われる。以降タイムスロットＣ１の場合も同様の処理
が行わる。
する。まず、前述のように１フレーム中の３チャネルの
ステータスデータ信号をＡ１，Ｂ１，Ｃ１とすると、ス
テータス信号Ａ１の処理について説明する。なお、次の
フレームにおいて同じチャネルのステータスデータＡ２
，Ｂ２，Ｃ２が順次配列されている。信号発生器６が外
部からフレームの先頭を示すフレーム基準信号ＳＲを入
力すると、内蔵のクロックカウンタによりフレーム基準
信号ＳＲを起点として３チャネルの先頭パルス信号ＳＣ
を発生して入力回路１に供給する。例えば最初のチャネ
ル先頭パルス信号によりステータス信号Ａ１がＡ１ステ
ータスデータ（ＤＳ）として計数部３に入力される。 ここで信号発生器６はリード／ライト信号ＳＣＭのうち
のリード信号（図２の（Ｒ））を記憶回路２に送り、１
フレーム前のステータス信号（例えばＡ０）の読み出し
の指示を行う。さらに信号発生回路６はデータバス信号
ＳＣＬを選択回路４に送り、この１フレーム前のＡ０の
計数データを記憶回路２から計数部３へ転送する。計数
部３は前述のステータス信号Ａ１とＡ０のデータを入力
した後に、信号発生回路６から計数指示信号ＳＣＫを入
力して、Ａ１とＡ０の計数を開始する。一例として本実
施例の計数回路がパリティチェックに適用される場合に
は、ステータスデータＡ０とＡ１の和の演算が行われる
。ここで図２の計数データ信号ＤＣにおけるＤＴＡ０は
前述のステータス信号Ａ０に対応し、ＤＴＡ１はＡ０＋
Ａ１の演算結果を示している。この演算結果が正しけれ
ば、Ａ１のデータがリード／ライト信号ＳＣＭのうちの
図２の（Ｗ）に示すライト指示信号、ならびに対応する
データバス信号ＳＣＬとにより選択回路４を経由して記
憶回路２に記憶される。この計数結果は信号発生回路６
から出力されるチャネル出力信号ＳＣＯにより出力回路
５からチャネル出力ＤＯ１のデータとして送出される。 なお、この出力回路５の出力データはチャネルごとに並
列に変換して出力される。すなわち、チャネル１の場合
には、ステータスデータＡ０，Ａ１，Ａ２として送出さ
れる。このようにチャネル１のステータスデータＡ１の
処理は図２の各ステータスデータＤＳのタイムスロット
Ａ１のタイミング中で処理され、引き続きタイムスロッ
トＢ１のタイミング中でステータスデータＢ１の処理が
行われる。以降タイムスロットＣ１の場合も同様の処理
が行わる。
【００１１】以上述べたように独立に行う処理を１つの
回路を用いて時間的に処理を分割することで、１つの回
路で複数回の処理をそれぞれ独立に行うことができる。 なお、本実施例では計数回路に関して記述したが、計数
回路に限らずロジック回路により本発明の機能を容易に
実現できる。
回路を用いて時間的に処理を分割することで、１つの回
路で複数回の処理をそれぞれ独立に行うことができる。 なお、本実施例では計数回路に関して記述したが、計数
回路に限らずロジック回路により本発明の機能を容易に
実現できる。
【００１２】
【発明の効果】以上説明したように本発明は、基準フレ
ーム内で同様な信号処理を複数回行う場合に、それぞれ
の処理を時間的に分割して行い、また、回路中のデータ
を記憶回路を用いて一時的に保存することにより、１つ
の入力回路、計数部、出力回路と、記憶回路・選択回路
という構成で複数の信号処理を独立におこなうことがで
きる。このため回路規模が信号処理の回数によらず最小
の構成となる。また、信号処理動作を制御する制御信号
は信号処理の回数が増えても複雑にならないという効果
がある。
ーム内で同様な信号処理を複数回行う場合に、それぞれ
の処理を時間的に分割して行い、また、回路中のデータ
を記憶回路を用いて一時的に保存することにより、１つ
の入力回路、計数部、出力回路と、記憶回路・選択回路
という構成で複数の信号処理を独立におこなうことがで
きる。このため回路規模が信号処理の回数によらず最小
の構成となる。また、信号処理動作を制御する制御信号
は信号処理の回数が増えても複雑にならないという効果
がある。
【図１】本発明の一実施例の計数回路のブロック図であ
る。
る。
【図２】本実施例の動作を説明するタイムチャートであ
る。
る。
【図３】従来の計数回路のブロック図である。
１，１１，１２，１３ 入力回路２ 記憶
回路 ３，３１，３２，３３ 計数部 ４ 選択回路 ５，５１，５２，５３ 出力回路６，６１
信号発生器
回路 ３，３１，３２，３３ 計数部 ４ 選択回路 ５，５１，５２，５３ 出力回路６，６１
信号発生器
Claims (2)
- 【請求項１】 各フレームに複数個の計数すべきステ
ータス信号を時系列に配列した入力データ信号を入力し
前記ステータス信号を計数する計数回路において、前記
入力データ信号から複数個のステータス信号のそれぞれ
を時系列に出力する入力回路と、前記入力回路の時系列
に出力されるステータスデータを計数する計数部と、前
記計数部の計数データを一時的に記憶する書き込み読み
出しのできる記憶部と、前記計数部と前記記憶部との間
で計数データの授受を行う選択回路と、前記選択回路を
経由して前記記憶部のステータスデータを並列に出力す
る出力回路と、前記入力回路、前記計数部、前記記憶部
、前記選択回路、前記出力回路のそれぞれを所定のタイ
ミングで制御する制御信号を送出する信号発生手段とを
有することを特徴とする計数回路。 - 【請求項２】 前記信号発生手段が、前記入力回路に
各フレーム内の複数個のステータス信号を所定のタイミ
ングで取り込む制御信号と、前記計数部に前記ステータ
ス信号ごとに計数を開始させる計数制御信号と、前記記
憶回路に書き込みおよび読み出しを指示する制御信号と
、前記選択回路に前記計数部と前記記憶回路との間のデ
ータ授受の制御を行う制御信号と、前記出力回路に前記
選択回路を経由してステータスデータを出力させる制御
信号とを送出することを特徴とする請求項１記載の計数
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003621A JP2652993B2 (ja) | 1991-01-17 | 1991-01-17 | 計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003621A JP2652993B2 (ja) | 1991-01-17 | 1991-01-17 | 計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04242461A true JPH04242461A (ja) | 1992-08-31 |
| JP2652993B2 JP2652993B2 (ja) | 1997-09-10 |
Family
ID=11562568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003621A Expired - Lifetime JP2652993B2 (ja) | 1991-01-17 | 1991-01-17 | 計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2652993B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773532A (en) * | 1980-10-24 | 1982-05-08 | Mitsubishi Electric Corp | Count value storage device |
| JPS57103066A (en) * | 1980-12-18 | 1982-06-26 | Toshiba Corp | Pulse count circuit |
-
1991
- 1991-01-17 JP JP3003621A patent/JP2652993B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773532A (en) * | 1980-10-24 | 1982-05-08 | Mitsubishi Electric Corp | Count value storage device |
| JPS57103066A (en) * | 1980-12-18 | 1982-06-26 | Toshiba Corp | Pulse count circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2652993B2 (ja) | 1997-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970415 |