JPH04242465A - Ｄｍａアドレス制御方式 - Google Patents
Ｄｍａアドレス制御方式Info
- Publication number
- JPH04242465A JPH04242465A JP1498291A JP1498291A JPH04242465A JP H04242465 A JPH04242465 A JP H04242465A JP 1498291 A JP1498291 A JP 1498291A JP 1498291 A JP1498291 A JP 1498291A JP H04242465 A JPH04242465 A JP H04242465A
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- Japan
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- dma
- address
- register
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- Prior art date
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- Pending
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- 238000000034 method Methods 0.000 claims description 2
- 230000004913 activation Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＤＭＡアドレス制御方式
に関し、特に情報処理装置での連続したＤＭＡデータ転
送制御に関する。
に関し、特に情報処理装置での連続したＤＭＡデータ転
送制御に関する。
【０００２】
【従来の技術】従来のＤＭＡアドレス制御方式では、１
つのＤＭＡチャンネルに対しＤＭＡデータ転送範囲を保
持するアドレスレジスタ及びレングスレジスタを１組の
み持っていた。
つのＤＭＡチャンネルに対しＤＭＡデータ転送範囲を保
持するアドレスレジスタ及びレングスレジスタを１組の
み持っていた。
【０００３】
【発明が解決しようとする課題】従来のＤＭＡアドレス
制御方式では、ＤＭＡデータ転送範囲を保持するアドレ
スレジスタ及びレングスレジスタが１組であり、複数の
ＤＭＡデータ転送範囲を保持するレジスタがなかった。 そのためＤＭＡデータ転送アドレスの連続しない複数の
ＤＭＡデータ転送範囲がある場合、１回のＤＭＡ転送の
起動で複数あるＤＭＡデータ転送範囲のデータ転送を行
うことができないため、ＤＭＡデータ転送範囲ごとにＤ
ＭＡデータ転送の起動しなければならないという欠点が
あった。
制御方式では、ＤＭＡデータ転送範囲を保持するアドレ
スレジスタ及びレングスレジスタが１組であり、複数の
ＤＭＡデータ転送範囲を保持するレジスタがなかった。 そのためＤＭＡデータ転送アドレスの連続しない複数の
ＤＭＡデータ転送範囲がある場合、１回のＤＭＡ転送の
起動で複数あるＤＭＡデータ転送範囲のデータ転送を行
うことができないため、ＤＭＡデータ転送範囲ごとにＤ
ＭＡデータ転送の起動しなければならないという欠点が
あった。
【０００４】
【課題を解決するための手段】本発明のＤＭＡアドレス
制御方式は、ベースアドレスレジスタ、ベースレングス
レジスタ及び、複数のＤＭＡデータ転送範囲を保持する
複数のアドレスレジスタ、レングスレジスタからなるカ
ウンタ部と、カウンタ部へのＩ／Ｏデータの格納及びレ
ジスタの加算、減算を制御するカウンタ制御部と、ＤＭ
Ａ転送要求の調停を行うＤＭＡコントロール部と、アド
レスバス、データバスの制御を行うバス制御部とを備え
ている。
制御方式は、ベースアドレスレジスタ、ベースレングス
レジスタ及び、複数のＤＭＡデータ転送範囲を保持する
複数のアドレスレジスタ、レングスレジスタからなるカ
ウンタ部と、カウンタ部へのＩ／Ｏデータの格納及びレ
ジスタの加算、減算を制御するカウンタ制御部と、ＤＭ
Ａ転送要求の調停を行うＤＭＡコントロール部と、アド
レスバス、データバスの制御を行うバス制御部とを備え
ている。
【０００５】
【実施例】本発明について図面を参照して説明する。
【０００６】図１は本発明の実施例を示すＤＭＡアドレ
ス制御のブロック図である。
ス制御のブロック図である。
【０００７】カウンタ部１はＤＭＡ先頭アドレスを格納
する第一アドレスレジスタＡ１−１、第二アドレスレジ
スタＡ１−２、第三アドレスレジスタＡ１−３、第四ア
ドレスレジスタＡ１−４と、ＤＭＡデータ転送回数を格
納する第一レングスレジスタＬ１−１、第二レングスレ
ジスタＬ１−２、第三レングスレジスタＬ１−３、第四
レングスレジスタＬ１−４と、前記４つのアドレスレジ
スタＡ１−１〜４から１つを選び出すアドレスセレクタ
Ａ２と、前記４つのレングスレジスタＬ１−１〜４から
１つを選び出すレングスセレクタＬ２と、ＤＭＡデータ
転送時のＤＭＡアドレスを格納しているベースアドレス
レジスタＡ４と、ＤＭＡデータ転送時のＤＭＡ転送回数
を格納しているベースレングスレジスタＬ４と、ベース
アドレスレジスタＡ４の値にＤＭＡデータ転送分のアド
レスを加算するアドレス加算器Ａ５と、ベースレングス
レジスタＬ４の値からＤＭＡデータ転送回数分を減算す
るレングス減算器Ｌ５と、ベースアドレスレジスタＡ４
に格納するデータをアドレスセレクタＡ２かアドレス加
算器Ａ５から選択するアドレスカウントセレクタＡ３と
、ベースレングスレジスタＬ４に格納するデータをレン
グスセレクタＬ２かレングス減算器Ｌ５から選択するレ
ングスカウントセレクタＬ３から構成されている。
する第一アドレスレジスタＡ１−１、第二アドレスレジ
スタＡ１−２、第三アドレスレジスタＡ１−３、第四ア
ドレスレジスタＡ１−４と、ＤＭＡデータ転送回数を格
納する第一レングスレジスタＬ１−１、第二レングスレ
ジスタＬ１−２、第三レングスレジスタＬ１−３、第四
レングスレジスタＬ１−４と、前記４つのアドレスレジ
スタＡ１−１〜４から１つを選び出すアドレスセレクタ
Ａ２と、前記４つのレングスレジスタＬ１−１〜４から
１つを選び出すレングスセレクタＬ２と、ＤＭＡデータ
転送時のＤＭＡアドレスを格納しているベースアドレス
レジスタＡ４と、ＤＭＡデータ転送時のＤＭＡ転送回数
を格納しているベースレングスレジスタＬ４と、ベース
アドレスレジスタＡ４の値にＤＭＡデータ転送分のアド
レスを加算するアドレス加算器Ａ５と、ベースレングス
レジスタＬ４の値からＤＭＡデータ転送回数分を減算す
るレングス減算器Ｌ５と、ベースアドレスレジスタＡ４
に格納するデータをアドレスセレクタＡ２かアドレス加
算器Ａ５から選択するアドレスカウントセレクタＡ３と
、ベースレングスレジスタＬ４に格納するデータをレン
グスセレクタＬ２かレングス減算器Ｌ５から選択するレ
ングスカウントセレクタＬ３から構成されている。
【０００８】カウンタ制御部２はカウンタ部１の制御を
行い、またＤＭＡコントロール部３に対してＤＭＡ転送
終了を通知する。ＤＭＡコントロール部３はマスタに対
してバス使用権の要求やＤＭＡ転送の終了を通知する。 バス制御部４はマスタからのＩ／Ｏセット命令に対して
Ｉ／Ｏアドレス及びＩ／Ｏデータを受け付けカウンタ部
１にＩ／Ｏデータを転送しＩ／Ｏアドレスをカウンタ制
御部２に転送する。また、ＤＭＡ転送時はカウンタ部１
のベースアドレスレジスタＡ４のＤＭＡアドレスを出力
する。
行い、またＤＭＡコントロール部３に対してＤＭＡ転送
終了を通知する。ＤＭＡコントロール部３はマスタに対
してバス使用権の要求やＤＭＡ転送の終了を通知する。 バス制御部４はマスタからのＩ／Ｏセット命令に対して
Ｉ／Ｏアドレス及びＩ／Ｏデータを受け付けカウンタ部
１にＩ／Ｏデータを転送しＩ／Ｏアドレスをカウンタ制
御部２に転送する。また、ＤＭＡ転送時はカウンタ部１
のベースアドレスレジスタＡ４のＤＭＡアドレスを出力
する。
【０００９】次に、ＤＭＡアドレス制御について実際の
ＤＭＡデータ転送例で説明する。この例ではＤＭＡデー
タ転送を行うＤＭＡアドレスが連続していないデータ範
囲が３個あることにする。ＤＭＡデータ転送を起動する
場合、イニシャライズ実行後、第一アドレスレジスタＡ
１−１、第二アドレスレジスタＡ１−２、第三アドレス
レジスタＡ１−３に対してそれぞれＤＭＡ先頭アドレス
を格納する。このときカウンタ制御部２から出力される
アドレスセット信号Ｓ１ａによりＩ／Ｏデータが格納さ
れる。また第一レングスレジスタＬ１−１、第二レング
スレジスタＬ１−２、第三レングスレジスタＬ１−３に
対してそれぞれＤＭＡデータ転送回数を格納する。この
ときカウンタ制御部２から出力されるレングスセット信
号Ｓ１ｌによりＩ／Ｏデータが格納される。そしてＤＭ
Ａ開始命令を実行するとカウンタ制御部２から出力され
るアドレスセレクト信号Ｓ２ａ、アドレスカウントセレ
クト信号Ｓ３ａ、ベースアドレスレジスタセット信号Ｓ
４ａ、レングスセレクト信号Ｓ２ｌ、レングスカウント
セレクト信号Ｓ３ｌ、ベースレングスレジスタセット信
号Ｓ４ｌが動作して、第一アドレスレジスタＡ１−１の
データがベースアドレスレジスタＡ４に格納され、同時
に第一レングスレジスタＬ１−１のデータがベースレン
グスレジスタＬ４に格納される。前記動作が終了すると
ＤＭＡデータ転送が開始され、アドレスカウントセレク
タＡ３は常にアドレス加算器Ａ５のデータを出力し、Ｄ
ＭＡデータ転送ごとにベースアドレスレジスタＡ４の内
容を更新して行く。レングスカウントセレクタＬ３も常
にレングス減算器Ｌ５のデータを出力し、ベースレング
スレジスタＬ４の内容も更新していく。ＤＭＡデータ転
送を実行中にベースレングスレジスタＬ４の内容が零に
なったとき、１番目のＤＭＡデータ転送範囲が終了し、
新たに第二アドレスレジスタＡ１−２のデータをベース
アドレスレジスタＬ４に格納し、第二レングスレジスタ
Ｌ１−２のデータをベースレングスレジスタＬ４に格納
する。格納が完了すると２番目のＤＭＡデータ転送範囲
のＤＭＡデータ転送を開始し、ベースレングスレジスタ
Ｌ４の内容が零になるまでＤＭＡデータ転送を実行する
。同様に３番目のＤＭＡデータ転送範囲のＤＭＡデータ
転送が終了すると、第四アドレスレジスタＡ１−４のデ
ータをベースアドレスレジスタＡ４に格納し、また第四
レングスレジスタＬ１−４のデータをベースレングスレ
ジスタＬ４に格納する。このとき、ベースレングスレジ
スタＬ４の内容が既に零であるためにカウンタ制御部２
はＤＭＡコントロール部３に対してＤＭＡデータ転送終
了を通知し、ＤＭＡコントロール部３はマスタに対して
ＤＭＡデータ転送終了を通知してＤＭＡデータ転送を終
了する。
ＤＭＡデータ転送例で説明する。この例ではＤＭＡデー
タ転送を行うＤＭＡアドレスが連続していないデータ範
囲が３個あることにする。ＤＭＡデータ転送を起動する
場合、イニシャライズ実行後、第一アドレスレジスタＡ
１−１、第二アドレスレジスタＡ１−２、第三アドレス
レジスタＡ１−３に対してそれぞれＤＭＡ先頭アドレス
を格納する。このときカウンタ制御部２から出力される
アドレスセット信号Ｓ１ａによりＩ／Ｏデータが格納さ
れる。また第一レングスレジスタＬ１−１、第二レング
スレジスタＬ１−２、第三レングスレジスタＬ１−３に
対してそれぞれＤＭＡデータ転送回数を格納する。この
ときカウンタ制御部２から出力されるレングスセット信
号Ｓ１ｌによりＩ／Ｏデータが格納される。そしてＤＭ
Ａ開始命令を実行するとカウンタ制御部２から出力され
るアドレスセレクト信号Ｓ２ａ、アドレスカウントセレ
クト信号Ｓ３ａ、ベースアドレスレジスタセット信号Ｓ
４ａ、レングスセレクト信号Ｓ２ｌ、レングスカウント
セレクト信号Ｓ３ｌ、ベースレングスレジスタセット信
号Ｓ４ｌが動作して、第一アドレスレジスタＡ１−１の
データがベースアドレスレジスタＡ４に格納され、同時
に第一レングスレジスタＬ１−１のデータがベースレン
グスレジスタＬ４に格納される。前記動作が終了すると
ＤＭＡデータ転送が開始され、アドレスカウントセレク
タＡ３は常にアドレス加算器Ａ５のデータを出力し、Ｄ
ＭＡデータ転送ごとにベースアドレスレジスタＡ４の内
容を更新して行く。レングスカウントセレクタＬ３も常
にレングス減算器Ｌ５のデータを出力し、ベースレング
スレジスタＬ４の内容も更新していく。ＤＭＡデータ転
送を実行中にベースレングスレジスタＬ４の内容が零に
なったとき、１番目のＤＭＡデータ転送範囲が終了し、
新たに第二アドレスレジスタＡ１−２のデータをベース
アドレスレジスタＬ４に格納し、第二レングスレジスタ
Ｌ１−２のデータをベースレングスレジスタＬ４に格納
する。格納が完了すると２番目のＤＭＡデータ転送範囲
のＤＭＡデータ転送を開始し、ベースレングスレジスタ
Ｌ４の内容が零になるまでＤＭＡデータ転送を実行する
。同様に３番目のＤＭＡデータ転送範囲のＤＭＡデータ
転送が終了すると、第四アドレスレジスタＡ１−４のデ
ータをベースアドレスレジスタＡ４に格納し、また第四
レングスレジスタＬ１−４のデータをベースレングスレ
ジスタＬ４に格納する。このとき、ベースレングスレジ
スタＬ４の内容が既に零であるためにカウンタ制御部２
はＤＭＡコントロール部３に対してＤＭＡデータ転送終
了を通知し、ＤＭＡコントロール部３はマスタに対して
ＤＭＡデータ転送終了を通知してＤＭＡデータ転送を終
了する。
【００１０】
【発明の効果】以上説明したように本発明はＤＭＡデー
タ転送範囲を保持する複数のアドレスレジスタ及びレン
グスレジスタと、ベースアドレスレジスタ、ベースレン
グスレジスタを有することにより、１回のＩ／Ｏによる
ＤＭＡデータ転送起動でＤＭＡアドレスが連続しない複
数のＤＭＡデータ転送範囲のＤＭＡデータ転送を処理す
ることができる。
タ転送範囲を保持する複数のアドレスレジスタ及びレン
グスレジスタと、ベースアドレスレジスタ、ベースレン
グスレジスタを有することにより、１回のＩ／Ｏによる
ＤＭＡデータ転送起動でＤＭＡアドレスが連続しない複
数のＤＭＡデータ転送範囲のＤＭＡデータ転送を処理す
ることができる。
【図１】本発明の一実施例のブロック図である。
１ カウンタ部
２ カウンタ制御部
３ ＤＭＡコントロール部
４ バス制御部
Ａ１−１ 第一アドレスレジスタＡ１−２
第二アドレスレジスタＡ１−３ 第三アドレス
レジスタＡ１−４ 第四アドレスレジスタＡ２
アドレスセレクタ Ａ３ アドレスカウントセレクタＡ４ ベ
ースアドレスレジスタ Ａ５ アドレス加算器 Ｌ１−１ 第一レングスレジスタＬ１−２
第二レングスレジスタＬ１−３ 第三レングス
レジスタＬ１−４ 第四レングスレジスタＬ２
レングスセレクタ Ｌ３ レングスカウントセレクタＬ４ ベ
ースレングスレジスタ Ｌ５ レングス減算器 Ｓ１ａ アドレスセット信号 Ｓ２ａ アドレスセレクト信号 Ｓ３ａ アドレスカウントセレクト信号Ｓ４ａ
ベースアドレスレジスタセット信号Ｓ１ｌ
レングスセット信号 Ｓ２ｌ レングスセレクト信号 Ｓ３ｌ レングスカウントセレクト信号Ｓ４ｌ
ベースレングスレジスタセット信号Ｓ５
内部Ｉ／Ｏデータバス Ｓ６ 内部Ｉ／Ｏアドレスバス Ｓ７ Ｉ／Ｏセット制御信号 Ｓ８ Ｉ／Ｏアドレスバス Ｓ９ Ｉ／Ｏデータバス Ｓ１０ ＤＭＡ要求信号 Ｓ１１ ＤＭＡ許可信号 Ｓ１２ ＤＭＡ転送終了信号 Ｓ１３ カウンタセット制御信号Ｓ１４
カウンタ制御終了信号（ＤＭＡ転送終了信号） Ｓ１５ａ−１ 第一アドレス信号Ｓ１５ａ−２
第二アドレス信号Ｓ１５ａ−３ 第三アド
レス信号Ｓ１５ａ−４ 第四アドレス信号Ｓ１６
ａ セレクトアドレス信号Ｓ１７ａ ベー
スアドレスセット信号Ｓ１８ａ ベースアドレス
信号 Ｓ１９ａ カウントアドレス信号Ｓ１５ｌ−１
第一レングス信号Ｓ１５ｌ−２ 第二レン
グス信号Ｓ１５ｌ−３ 第三レングス信号Ｓ１５
ｌ−４ 第四レングス信号Ｓ１６ｌ セレ
クトレングス信号Ｓ１７ｌ ベースレングスセッ
ト信号Ｓ１８ｌ ベースレングス信号
第二アドレスレジスタＡ１−３ 第三アドレス
レジスタＡ１−４ 第四アドレスレジスタＡ２
アドレスセレクタ Ａ３ アドレスカウントセレクタＡ４ ベ
ースアドレスレジスタ Ａ５ アドレス加算器 Ｌ１−１ 第一レングスレジスタＬ１−２
第二レングスレジスタＬ１−３ 第三レングス
レジスタＬ１−４ 第四レングスレジスタＬ２
レングスセレクタ Ｌ３ レングスカウントセレクタＬ４ ベ
ースレングスレジスタ Ｌ５ レングス減算器 Ｓ１ａ アドレスセット信号 Ｓ２ａ アドレスセレクト信号 Ｓ３ａ アドレスカウントセレクト信号Ｓ４ａ
ベースアドレスレジスタセット信号Ｓ１ｌ
レングスセット信号 Ｓ２ｌ レングスセレクト信号 Ｓ３ｌ レングスカウントセレクト信号Ｓ４ｌ
ベースレングスレジスタセット信号Ｓ５
内部Ｉ／Ｏデータバス Ｓ６ 内部Ｉ／Ｏアドレスバス Ｓ７ Ｉ／Ｏセット制御信号 Ｓ８ Ｉ／Ｏアドレスバス Ｓ９ Ｉ／Ｏデータバス Ｓ１０ ＤＭＡ要求信号 Ｓ１１ ＤＭＡ許可信号 Ｓ１２ ＤＭＡ転送終了信号 Ｓ１３ カウンタセット制御信号Ｓ１４
カウンタ制御終了信号（ＤＭＡ転送終了信号） Ｓ１５ａ−１ 第一アドレス信号Ｓ１５ａ−２
第二アドレス信号Ｓ１５ａ−３ 第三アド
レス信号Ｓ１５ａ−４ 第四アドレス信号Ｓ１６
ａ セレクトアドレス信号Ｓ１７ａ ベー
スアドレスセット信号Ｓ１８ａ ベースアドレス
信号 Ｓ１９ａ カウントアドレス信号Ｓ１５ｌ−１
第一レングス信号Ｓ１５ｌ−２ 第二レン
グス信号Ｓ１５ｌ−３ 第三レングス信号Ｓ１５
ｌ−４ 第四レングス信号Ｓ１６ｌ セレ
クトレングス信号Ｓ１７ｌ ベースレングスセッ
ト信号Ｓ１８ｌ ベースレングス信号
Claims (1)
- 【請求項１】 ＤＭＡデータ転送を行うＤＭＡデータ
転送範囲を保持するカウンタ部と、カウンタ部へのＩ／
Ｏデータの格納及びレジスタの加算、減算を制御するカ
ウンタ制御部と、ＤＭＡ転送要求の調停を行うＤＭＡコ
ントロール部と、アドレスバス、データバスの制御を行
うバス制御部を有するＤＭＡ制御において、前記カウン
タ部がベースアドレスレジスタと、ベースレングスレジ
スタと、複数のＤＭＡデータ転送範囲を保持するための
複数のアドレスレジスタ及びレングスレジスタを備える
ことを特徴とするＤＭＡアドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1498291A JPH04242465A (ja) | 1991-01-16 | 1991-01-16 | Ｄｍａアドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1498291A JPH04242465A (ja) | 1991-01-16 | 1991-01-16 | Ｄｍａアドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04242465A true JPH04242465A (ja) | 1992-08-31 |
Family
ID=11876174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1498291A Pending JPH04242465A (ja) | 1991-01-16 | 1991-01-16 | Ｄｍａアドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04242465A (ja) |
-
1991
- 1991-01-16 JP JP1498291A patent/JPH04242465A/ja active Pending
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