JPH0573419A - 仮想記憶装置 - Google Patents
仮想記憶装置Info
- Publication number
- JPH0573419A JPH0573419A JP3234884A JP23488491A JPH0573419A JP H0573419 A JPH0573419 A JP H0573419A JP 3234884 A JP3234884 A JP 3234884A JP 23488491 A JP23488491 A JP 23488491A JP H0573419 A JPH0573419 A JP H0573419A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- memory
- address
- bank
- virtual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 仮想記憶処理によるシステムの処理速度の低
下を改善する。 【構成】 ６４Ｋバイト程度のページ毎にバンク構成を
持つ実メモリ７と、データライン１８，１９、アドレス
ライン１４，１５、バンクセレクタ５，６をそれぞれ２
系統持つことによりＣＰＵ２がＣＰＵ１と同時に異なる
バンクをアクセスすることができる。またＣＰＵ１が出
力する仮想アドレスをＣＰＵ２が監視して参照メモリ３
にアクセス頻度の高いものを書き込んでおき、アドレス
デコーダー４によってバンクアドレスと実メモリアドレ
スに分解され実メモリ７に対してデータのリード／ライ
トを行う。
下を改善する。 【構成】 ６４Ｋバイト程度のページ毎にバンク構成を
持つ実メモリ７と、データライン１８，１９、アドレス
ライン１４，１５、バンクセレクタ５，６をそれぞれ２
系統持つことによりＣＰＵ２がＣＰＵ１と同時に異なる
バンクをアクセスすることができる。またＣＰＵ１が出
力する仮想アドレスをＣＰＵ２が監視して参照メモリ３
にアクセス頻度の高いものを書き込んでおき、アドレス
デコーダー４によってバンクアドレスと実メモリアドレ
スに分解され実メモリ７に対してデータのリード／ライ
トを行う。
Description
【０００１】
【産業上の利用分野】本発明は、仮想記憶制御を行う情
報処理装置（仮想記憶装置）に関する。
報処理装置（仮想記憶装置）に関する。
【０００２】
【従来の技術】従来の仮想記憶装置は、図２に示すよう
に一つのＣＰＵ１で通常の演算処理と仮想記憶処理を行
っている。そして、仮想メモリアドレスを出力するのに
実メモリ９上にあるアドレス変換テーブルを参照して、
そのアドレスが実メモリ９上にある場合は、そのまま実
メモリ９をアクセスする。
に一つのＣＰＵ１で通常の演算処理と仮想記憶処理を行
っている。そして、仮想メモリアドレスを出力するのに
実メモリ９上にあるアドレス変換テーブルを参照して、
そのアドレスが実メモリ９上にある場合は、そのまま実
メモリ９をアクセスする。
【０００３】実メモリ９上に存在しない場合は、実メモ
リ９の使用頻度の少ないブロックを仮想領域に待避して
必要なブロックを仮想記憶領域８から実メモリ９上にロ
ードする。
リ９の使用頻度の少ないブロックを仮想領域に待避して
必要なブロックを仮想記憶領域８から実メモリ９上にロ
ードする。
【０００４】
【発明が解決しようとする課題】上述した従来の仮想記
憶装置は、仮想記憶制御を行うときに本来の演算処理を
一時中断してアドレス変換の処理を行い、実メモリに該
当するアドレスが存在しない場合、仮想記憶領域から該
当するアドレスを含むブロックをロードするという処理
を行うため、仮想記憶制御の処理に時間がかかり、仮想
記憶制御を行わない情報処理装置に対して、処理速度が
遅いという欠点がある。
憶装置は、仮想記憶制御を行うときに本来の演算処理を
一時中断してアドレス変換の処理を行い、実メモリに該
当するアドレスが存在しない場合、仮想記憶領域から該
当するアドレスを含むブロックをロードするという処理
を行うため、仮想記憶制御の処理に時間がかかり、仮想
記憶制御を行わない情報処理装置に対して、処理速度が
遅いという欠点がある。
【０００５】本発明の目的は、上述した処理速度の低下
を改善した仮想記憶装置を提供することにある。
を改善した仮想記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本願の第１の発明に係る仮想記憶装置においては、
一定ページ容量のページ毎にバンク構成を持っている一
定の主記憶容量をもち、２系統のアドレスラインと２系
統のデータラインと２つのバンクセレクタを有し、別の
バンクであれば、同時に２つのアドレスをアクセス可能
な実メモリと、通常の演算処理を行う第１のＣＰＵ及び
仮想記憶処理専用の第２のＣＰＵとを含み、第２のＣＰ
Ｕは、第１のＣＰＵを一時的に停止するためのＷＡＩＴ
信号からなるデュアルＣＰＵ構成になっており、第２の
ＣＰＵは第１のＣＰＵがアクセス中でないバンクを上記
バンクセレクタを使って第１のＣＰＵとは独立にメモリ
を選択してメモリのあるページを仮想領域にページアウ
トしたり、仮想領域からメモリにページインする機能を
有するものである。
め、本願の第１の発明に係る仮想記憶装置においては、
一定ページ容量のページ毎にバンク構成を持っている一
定の主記憶容量をもち、２系統のアドレスラインと２系
統のデータラインと２つのバンクセレクタを有し、別の
バンクであれば、同時に２つのアドレスをアクセス可能
な実メモリと、通常の演算処理を行う第１のＣＰＵ及び
仮想記憶処理専用の第２のＣＰＵとを含み、第２のＣＰ
Ｕは、第１のＣＰＵを一時的に停止するためのＷＡＩＴ
信号からなるデュアルＣＰＵ構成になっており、第２の
ＣＰＵは第１のＣＰＵがアクセス中でないバンクを上記
バンクセレクタを使って第１のＣＰＵとは独立にメモリ
を選択してメモリのあるページを仮想領域にページアウ
トしたり、仮想領域からメモリにページインする機能を
有するものである。
【０００７】また、本願の第２の発明においては、前記
第１の発明における仮想記憶装置であって、第１のＣＰ
Ｕが出力する仮想アドレスを第２のＣＰＵが監視して、
アクセス頻度の高いバンクアドレスを書き込むための参
照メモリと、参照メモリの内容によって、前記メモリの
バンクを選択するためのバンクアドレスをバンクセレク
タに出力し、バンクセレクタに選択されたバンク内のメ
モリアドレスを生成するアドレスデコーダーとを有する
ものである。
第１の発明における仮想記憶装置であって、第１のＣＰ
Ｕが出力する仮想アドレスを第２のＣＰＵが監視して、
アクセス頻度の高いバンクアドレスを書き込むための参
照メモリと、参照メモリの内容によって、前記メモリの
バンクを選択するためのバンクアドレスをバンクセレク
タに出力し、バンクセレクタに選択されたバンク内のメ
モリアドレスを生成するアドレスデコーダーとを有する
ものである。
【０００８】また、前記第２の発明における仮想記憶装
置であって、参照メモリは、Ｎワードのレジスタ構成に
なっており、第２のＣＰＵによって内容が変えられるも
のである。
置であって、参照メモリは、Ｎワードのレジスタ構成に
なっており、第２のＣＰＵによって内容が変えられるも
のである。
【０００９】
【作用】図１に示すように、６４Ｋバイト程度のページ
毎にバンク構成を持つ実メモリ７と、データライン１
８，１９、アドレスライン１４，１５、バンクセレクタ
５，６をそれぞれ２系統持つことによりＣＰＵ２がＣＰ
Ｕ１と同時に異なるバンクをアクセスすることができ
る。またＣＰＵ１が出力する仮想アドレスをＣＰＵ２が
監視して参照メモリ３にアクセス頻度の高いものを書き
込んでおき、アドレスデコーダー４によってバンクアド
レスと実メモリアドレスに分解され実メモリ７に対して
データのリード／ライトを行う。
毎にバンク構成を持つ実メモリ７と、データライン１
８，１９、アドレスライン１４，１５、バンクセレクタ
５，６をそれぞれ２系統持つことによりＣＰＵ２がＣＰ
Ｕ１と同時に異なるバンクをアクセスすることができ
る。またＣＰＵ１が出力する仮想アドレスをＣＰＵ２が
監視して参照メモリ３にアクセス頻度の高いものを書き
込んでおき、アドレスデコーダー４によってバンクアド
レスと実メモリアドレスに分解され実メモリ７に対して
データのリード／ライトを行う。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は、本発明の一実施例を示すブロック
図、図３は、ＣＰＵ１が出力する仮想アドレスの構成を
示す図、図４は、参照メモリ３のレジスタ構成を示す図
である。
図、図３は、ＣＰＵ１が出力する仮想アドレスの構成を
示す図、図４は、参照メモリ３のレジスタ構成を示す図
である。
【００１２】図１において、ＣＰＵ１は、通常の演算処
理を行い、その時のメモリのリード／ライト動作は次の
手順で行う。ＣＰＵ１は、仮想アドレスをアドレスライ
ン１１を使ってＣＰＵ２とアドレスデコーダー４に出力
する。
理を行い、その時のメモリのリード／ライト動作は次の
手順で行う。ＣＰＵ１は、仮想アドレスをアドレスライ
ン１１を使ってＣＰＵ２とアドレスデコーダー４に出力
する。
【００１３】アドレスデコーダー４は、この仮想アドレ
スを図３のようにアドレスＡとアドレスＢに分解して図
４に示される参照メモリ３のレジスタ内容と比較してア
ドレスＡに一致するバンクアドレスをセレクタ５に出力
する。
スを図３のようにアドレスＡとアドレスＢに分解して図
４に示される参照メモリ３のレジスタ内容と比較してア
ドレスＡに一致するバンクアドレスをセレクタ５に出力
する。
【００１４】セレクタ５は、実メモリ７のバンクを選択
し、またアドレスデコーダー４はアドレスＢをアドレス
１ライン１４を通して実メモリ７に出力して、実メモリ
７の物理アドレスを選択することにより、データライン
１８を通してリード／ライトを行う。
し、またアドレスデコーダー４はアドレスＢをアドレス
１ライン１４を通して実メモリ７に出力して、実メモリ
７の物理アドレスを選択することにより、データライン
１８を通してリード／ライトを行う。
【００１５】一方ＣＰＵ２は、ＣＰＵ１が出力する仮想
アドレスを監視して内部メモリに仮想アドレスのアドレ
スＡ部分の回数をカウントして、そのアクセス頻度の高
いものから図５に示すＮワードのテーブルを作成し、そ
の内容を図４に示す参照メモリ３のレジスタに書き込
む。
アドレスを監視して内部メモリに仮想アドレスのアドレ
スＡ部分の回数をカウントして、そのアクセス頻度の高
いものから図５に示すＮワードのテーブルを作成し、そ
の内容を図４に示す参照メモリ３のレジスタに書き込
む。
【００１６】またＣＰＵ１が参照メモリ３にない仮想ア
ドレスを出力した場合、ＣＰＵ２は、ＷＡＩＴ信号１０
をアクティブにして、ＣＰＵ１を一時停止させ参照メモ
リ３のＮワードのテーブルのうち、アクセス頻度の低い
アドレスＡをバンクアドレスライン１７を使ってセレク
タ６に出力してバンクを選択して、そのページの内容を
仮想記憶領域８に待避（ページアウト）させ、新たな仮
想アドレスを含むページを仮想記憶領域８から実メモリ
７にロード（ページイン）する。
ドレスを出力した場合、ＣＰＵ２は、ＷＡＩＴ信号１０
をアクティブにして、ＣＰＵ１を一時停止させ参照メモ
リ３のＮワードのテーブルのうち、アクセス頻度の低い
アドレスＡをバンクアドレスライン１７を使ってセレク
タ６に出力してバンクを選択して、そのページの内容を
仮想記憶領域８に待避（ページアウト）させ、新たな仮
想アドレスを含むページを仮想記憶領域８から実メモリ
７にロード（ページイン）する。
【００１７】そして同時に参照メモリ３の内容とＣＰＵ
２の内部メモリのテーブルを更新して、ＷＡＩＴ信号１
０をイナクティブにする。以上がＣＰＵ２が実メモリ７
と仮想記憶領域８との間で行う仮想記憶処理である。
２の内部メモリのテーブルを更新して、ＷＡＩＴ信号１
０をイナクティブにする。以上がＣＰＵ２が実メモリ７
と仮想記憶領域８との間で行う仮想記憶処理である。
【００１８】しかし、上記の処理において、ＣＰＵ２が
ＣＰＵ１にＷＡＩＴ信号１０を出力する（アクティブ）
とＣＰＵ１が停止するため、この時間が多くなるとシス
テム全体の実行スピードが落ちることとなり、ＣＰＵ２
は、図６に示すアルゴリズムで仮想記憶処理を行うこと
により処理スピードの低下を抑えることができる。
ＣＰＵ１にＷＡＩＴ信号１０を出力する（アクティブ）
とＣＰＵ１が停止するため、この時間が多くなるとシス
テム全体の実行スピードが落ちることとなり、ＣＰＵ２
は、図６に示すアルゴリズムで仮想記憶処理を行うこと
により処理スピードの低下を抑えることができる。
【００１９】図６のアルゴリズムによれば、ＣＰＵ２
は、ＣＰＵ１が現在アクセス中の仮想記憶領域８のペー
ジの次のページを実メモリ７にページインしている。次
のページが既に実メモリ７にページインされている場合
はなにもしない。
は、ＣＰＵ１が現在アクセス中の仮想記憶領域８のペー
ジの次のページを実メモリ７にページインしている。次
のページが既に実メモリ７にページインされている場合
はなにもしない。
【００２０】これによりＣＰＵ２は、仮想記憶処理をＣ
ＰＵ１がメモリアクセス中でも行うことができるため、
仮想記憶処理によるＣＰＵ１が停止する時間を少なくで
きる。ＣＰＵ１が停止するのは次の場合で、まず仮想ア
ドレスが連続的に順番に出力される場合は、ＣＰＵ２が
参照メモリ３のレジスタの内容を書き換える時、ＣＰＵ
１がジャンプ命令等で不連続な仮想アドレスを出力し
て、そのアドレスＡ部分が参照メモリ３に存在しない時
で、ＣＰＵ２はＷＡＩＴ信号１０をアクティブにしてＣ
ＰＵ１を停止させ仮想記憶処理を行う。
ＰＵ１がメモリアクセス中でも行うことができるため、
仮想記憶処理によるＣＰＵ１が停止する時間を少なくで
きる。ＣＰＵ１が停止するのは次の場合で、まず仮想ア
ドレスが連続的に順番に出力される場合は、ＣＰＵ２が
参照メモリ３のレジスタの内容を書き換える時、ＣＰＵ
１がジャンプ命令等で不連続な仮想アドレスを出力し
て、そのアドレスＡ部分が参照メモリ３に存在しない時
で、ＣＰＵ２はＷＡＩＴ信号１０をアクティブにしてＣ
ＰＵ１を停止させ仮想記憶処理を行う。
【００２１】ＣＰＵ１は、処理中ほとんどの場合仮想ア
ドレスは連続したものを出力するため、ＣＰＵ１の処理
速度は、仮想記憶をしないものに比べてほとんど低下し
ない。
ドレスは連続したものを出力するため、ＣＰＵ１の処理
速度は、仮想記憶をしないものに比べてほとんど低下し
ない。
【００２２】なお、図１において実メモリ７の容量を１
Ｍバイト、ページ容量を６４Ｋバイトにしているが、こ
れは一実施例であり、容量を限定するものではない。
Ｍバイト、ページ容量を６４Ｋバイトにしているが、こ
れは一実施例であり、容量を限定するものではない。
【００２３】
【発明の効果】以上説明したように本発明は、仮想記憶
を行う情報処理装置において、システムの処理速度を低
下させないで仮想記憶処理を行うことができるという効
果を有する。
を行う情報処理装置において、システムの処理速度を低
下させないで仮想記憶処理を行うことができるという効
果を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来の仮想記憶装置を示すブロック図である。
【図３】図１のアドレスライン１１に出力される仮想ア
ドレスの構成を示す図である。
ドレスの構成を示す図である。
【図４】図１の参照メモリ３のレジスタ内容を示す図で
ある。
ある。
【図５】ＣＰＵ２の内部メモリテーブルの構成を示す図
である。
である。
【図６】ＣＰＵ２の仮想記憶処理のアルゴリズムを示し
た図である。
た図である。
【図７】ＣＰＵ２の仮想記憶処理のアルゴリズムを示し
た図である。
た図である。
【図８】ＣＰＵ２の仮想記憶処理のアルゴリズムを示し
た図である。
た図である。
１ ＣＰＵ ２ ＣＰＵ ３ 参照メモリレジスタ ４ アドレスデコーダー ５ セレクタ ６ セレクタ ７ 実メモリ ８ 仮想記憶領域 ９ 実メモリ（従来の仮想記憶装置のもの） １０ ＷＡＩＴ信号 １１ アドレスライン（仮想アドレス） １２ 参照メモリのレジスタ番号 １３ 参照メモリの書き込み用データライン １４ アドレスライン（実メモリアドレス） １５ アドレスライン（実メモリアドレス） １６ バンクアドレスライン １７ バンクアドレスライン １８ データライン １９ データライン
Claims (3)
- 【請求項１】 一定ページ容量のページ毎にバンク構成
を持っている一定の主記憶容量をもち、２系統のアドレ
スラインと２系統のデータラインと２つのバンクセレク
タを有し、別のバンクであれば、同時に２つのアドレス
をアクセス可能な実メモリと、 通常の演算処理を行う第１のＣＰＵ及び仮想記憶処理専
用の第２のＣＰＵとを含み、 第２のＣＰＵは、第１のＣＰＵを一時的に停止するため
のＷＡＩＴ信号からなるデュアルＣＰＵ構成になってお
り、 第２のＣＰＵは第１のＣＰＵがアクセス中でないバンク
を上記バンクセレクタを使って第１のＣＰＵとは独立に
メモリを選択してメモリのあるページを仮想領域にペー
ジアウトしたり、仮想領域からメモリにページインする
機能を有することを特徴とする仮想記憶装置。 - 【請求項２】 前記請求項１に記載の仮想記憶装置であ
って、 第１のＣＰＵが出力する仮想アドレスを第２のＣＰＵが
監視して、アクセス頻度の高いバンクアドレスを書き込
むための参照メモリと、 参照メモリの内容によって、前記メモリのバンクを選択
するためのバンクアドレスをバンクセレクタに出力し、
バンクセレクタに選択されたバンク内のメモリアドレス
を生成するアドレスデコーダーとを有することを特徴と
する仮想記憶装置。 - 【請求項３】 前記請求項２に記載の仮想記憶装置であ
って、 参照メモリは、Ｎワードのレジスタ構成になっており、
第２のＣＰＵによって内容が変えられるものであること
を特徴とする仮想記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234884A JPH0573419A (ja) | 1991-09-13 | 1991-09-13 | 仮想記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234884A JPH0573419A (ja) | 1991-09-13 | 1991-09-13 | 仮想記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573419A true JPH0573419A (ja) | 1993-03-26 |
Family
ID=16977834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234884A Pending JPH0573419A (ja) | 1991-09-13 | 1991-09-13 | 仮想記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573419A (ja) |
-
1991
- 1991-09-13 JP JP3234884A patent/JPH0573419A/ja active Pending
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