JPH04247542A - ページアドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリページングにおけ
るページアドレス変換方式に関し、特にメモリに格納さ
れているページテーブルの一部の写しをスクラッチパッ
ドメモリ上に読出してアドレス変換を行うページアドレ
ス変換方式に関する。

【０００２】

【従来の技術】メモリを任意の単位のページに分割する
メモリページングにおいて、メモリ上の各ページの位置
を示すページアドレスは、通常メモリ上のページテーブ
ルに格納されている。このようなメモリをアクセスして
データ処理を行う場合、プロセッサが逐一メモリ上のペ
ージテーブルから該当するページ番号のページアドレス
を読出してアドレス変換を行うのでは時間がかかる。こ
のため、プロセッサ内に高速なスクラッチパッドメモリ
を設け、これにメモリ上のページテーブルの一部を読出
して保持させることにより高速化を図っている。

【０００３】図２はページアドレス変換過程の一例を示
す図であり、図３は、従来のスクラッチパッドメモリ上
のページテーブル割り付け状態を示す図である。ここで
説明を簡単にするために、プロセッサは時分割方式によ
り４つのプロセスを並列処理しているものとし、またス
クラッチパッドメモリは、各プロスセに対しページアド
レスが２個、つまり合計８個のページアドレスを格納で
きるものとする。更に、メモリ上のページテーブルには
、各プロセス毎に８個のページアドレス、つまり合計３
２個のページアドレスを格納できるものとする。このた
め、プロセッサ内のプロセスレジスタは、４つのプロス
セを示すために２ビットのプロセス識別子（ＰＫ）を含
み、また実効アドレスレジスタは、８つのページアドレ
スを示すために３ビットのページ番号識別子（ＰＮ）、
およびページ内アドレス（ＰＲＡ）を含んでいる。また
、メモリ上のページテーブルには、プロセス毎に領域Ｐ
Ｋ０〜ＰＫ３が用意され、また各プロセス領域にはペー
ジアドレスＰＡ０〜ＰＡ７がそれぞれ格納されている。 また、スクラッチパッドメモリには、各プロセス毎にペ
ージアドレスが２つずつ割り付けられている。

【０００４】さて、ページアドレス変換は図２および図
３に示すように、まずプロセス識別子（ＰＫ）の一部（
２ビット）、およびページ番号識別子（ＰＮ）の一部（
下位１ビット）からスクラッチパッドメモリ上のアドレ
スを生成してページアドレス（ＰＡ）を読出し、次に、
読出したページアドレス（ＰＡ）にページ内アドレス（
ＰＲＡ）を結合してメモリ上の絶対アドレスを生成する
。この場合、該当するページアドレスがスクラッチパッ
ドメモリ上にないときは、該当するページテーブルの一
部をメモリから読出して書換えている。

【０００５】

【発明が解決しようとする課題】上述した従来のページ
アドレス変換方式では、該当するページアドレスがスク
ラッチパッドメモリ上にない頻度が増大すると、プロセ
ッサの実行速度が低減するという欠点を有している。

【０００６】本発明の目的は、スクラッチパッドメモリ
の書換えの頻度を低減でき、処理速度を向上できるペー
ジアドレス変換方式を提供することにある。

【０００７】

【課題を解決するための手段】本発明のページアドレス
変換方式は、時分割方式で並列処理する複数のプロセス
を示すプロセス識別子の一部と実行アドレスのページ番
号を示すページ番号識別子の一部とを結合してスクラッ
チパッドメモリ上のアドレスを生成し、スクラッチパッ
ドメモリからページアドレスを読出してアドレス変換を
行うページアドレス変換方式において、前記複数のプロ
セスの処理状況に応じて前記プロセス識別子の一部と前
記ページ番号識別子の一部との結合形式を制御する手段
を備えて構成されている。

【０００８】

【実施例】次に本発明について図面を参照して説明する
。

【０００９】図１は本発明の一実施例を示す図であり、
プロセッサは時分割方式により４つのプロセスを並列処
理しているものとし、またスクラッチパッドメモリは、
合計８個のページアドレス（ＰＡ）を格納できるものと
する。更に、メモリ上のページテーブルには、各プロセ
ス毎に８個のページアドレス、つまり合計３２個のペー
ジアドレスを格納できるものとする。更に、プロセッサ
内のプロセスレジスタは、４個のプロスセを示すために
２ビットのプロセス識別子（ＰＫ）を含み、また実効ア
ドレスレジスタは、８個のページアドレス（ＰＡ）を示
すために３ビットのページ番号識別子（ＰＮ）、および
ページ内アドレス（ＰＲＡ）を含んでいる。

【００１０】さて、ページアドレス変換は、図２に示し
たようにプロセス識別子（ＰＫ）およびページ番号識別
子（ＰＮ）からスクラッチパッドメモリ上のアドレスを
生成してページアドレスを読出し、次にページアドレス
（ＰＡ）およびページ内アドレス（ＰＲＡ）を結合して
メモリ上の絶対アドレスを生成している。

【００１１】ところで、スクラッチパッドメモリ上のア
ドレスを生成するのに、プロセス識別子（ＰＫ）の２ビ
ットとページ番号識別子（ＰＮ）の下位１ビットからア
ドレスを生成する場合（以下ポーション０と称す）、お
よびプロセス識別子（ＰＫ）の１ビットとページ番号識
別子（ＰＮ）の下位２ビットからアドレスを生成する場
合（以下ポーション１と称す）、の２つのポーションの
いずれかを選択して行う。また、スクラッチパッドメモ
リへのページアドレスの割り付けは、各ポーションに対
応して行われる。

【００１２】ポーション０の場合は、図３に示した従来
の場合と同様、スクラッチパッドメモリには４つの各プ
ロセスにそれぞれページアドレスが２個ずつ割り付けら
れる。また、ポーション１の場合のスクラッチパッドメ
モリには、プロセス０および２に対して４個のページア
ドレスが、また、プロセス１および３に対して４個のペ
ージアドレスがそれぞれ割り付けられる。つまり、ポー
ション１では、プロセス０と２、およびプロセス１と３
とがそれぞれ同一のページアドレスを共用することにな
る。しかしこの場合、２つのプロセスの内一方が他方よ
りも多くのページアドレスを使用すれば、他方のページ
アドレスの数は減少することになる。

【００１３】従って、ポーション１を選択する場合は、
同時に処理するプロセスの数が少なく、かつ一方のプロ
セスが使用するページ数が多い場合に適している。また
、ポーション０を選択する場合は、同時に処理するプロ
セスの数が多く、かつ各プロセスが使用するページ数が
少ない場合に適している。このようにポーションの選択
は、プロセス状況を把握して行う必要があるので、プロ
セス管理のソフトウェア等で制御する。

【００１４】

【発明の効果】以上説明したように本発明のページアド
レス変換方式は、時分割方式で並列処理する複数のプロ
セスを示すプロセス識別子の一部と各プロセスのページ
番号を示すプロセス識別子の一部とを結合してスクラッ
チパッドメモリ上のアドレスを生成するに際し、プロセ
ス処理状況に応じて各識別子の結合形式を変更してスク
ラッチパッドメモリ上のプロセス毎のページアドレス数
を変化させることにより、スクラッチパッドメモリの書
換え頻度を最小限に低減でき、処理速度を向上させるこ
とができる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例を示す図である。

【図２】ページアドレス変換過程の一例を示す図である
。

【図３】従来のスクラッチパッドメモリ上のページテー
ブル割り付けの一例を示す図である。

【符号の説明】

ＰＫ　　　　プロセス識別子 ＰＮ　　　　ページ番号識別子 ＰＡ　　　　ページアドレス

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　時分割方式で並列処理する複数のプロ
   セスを示すプロセス識別子の一部と実行アドレスのペー
   ジ番号を示すページ番号識別子の一部とを結合してスク
   ラッチパッドメモリ上のアドレスを生成し、スクラッチ
   パッドメモリからページアドレスを読出してアドレス変
   換を行うページアドレス変換方式において、前記複数の
   プロセスの処理状況に応じて前記プロセス識別子の一部
   と前記ページ番号識別子の一部との結合形式を変更する
   手段を備えたことを特徴とするページアドレス変換方式
   。