JPH0517583B2 - - Google Patents
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- JPH0517583B2 JPH0517583B2 JP61006055A JP605586A JPH0517583B2 JP H0517583 B2 JPH0517583 B2 JP H0517583B2 JP 61006055 A JP61006055 A JP 61006055A JP 605586 A JP605586 A JP 605586A JP H0517583 B2 JPH0517583 B2 JP H0517583B2
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- Japan
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- Memory System Of A Hierarchy Structure (AREA)
Description
〔発明の技術分野〕
本発明は論理アドレス空間の論理アドレスを主
記憶装置の物理アドレスに変換するアドレス変換
装置に関する。 〔発明の技術的背景とその問題点〕 プログラムを実行するためにはそのプログラム
を主記憶装置のある領域に割り当てなければなら
ない。複数個のプログラムをどのように主記憶装
置に割り当てるかがシステム全体の効率に大きな
影響を与える。実記憶方式は複数個のプログラム
を主記憶装置上の連続した領域に割り当てられ
る。これに対し仮想記憶方式は、各プログラムの
アドレス空間（仮想アドレス空間）と主記憶装置
上のアドレス空間（実アドレス空間）とを別のも
のとし、実行時に仮想アドレス空間から実アドレ
ス空間への写像を行なう方式であり、実記憶方式
のような制限がないため最近の計算機システムで
多く採用している。 仮想記憶システムにはセグメント方式とページ
ング方式の２つの方式が存在する。セグメント方
式は、プログラム、データの論理的なひとまとま
りをセグメントしてとらえ、セグメント番号とセ
グメント内のアドレスによつて論理アドレスを構
成する方式である。ページング方式は主記憶装置
をページという固定点の領域に分割し、論理アド
レス空間のページと主記憶装置上の実アドレス空
間のページとの間で仮想記憶装置を用いてマツピ
ングをとる方式である。 セグメント方式はセグメントとしては主記憶装
置内で連続しているため、ユーザがセグメント分
けを意識してプログラムを作成することができ
る。しかしあるセグメントが不要となつて他のセ
グメントを主記憶装置上に割り当てようとした場
合、割り当てるセグメントが長いと不要となつた
部分に格納することができず、主記憶装置上に無
駄な部分が生ずる。 このような事情を考慮して近年セグメント方式
とページング方式とを複合したセグメント・ペー
ジング方式が採用されている。このセグメント・
ページング方式を第３図に示す。この方式はまず
プログラムやデータなどの論理的なひとまとまり
をセグメントとしてとらえ、このセグメント内の
アドレスを論理アドレスとしてとらえる。このセ
グメントはセグメント方式と同様に割付けられる
が、このセグメント・ページングの方式では仮想
リニアアドレス空間に割付ける。仮想リニアアド
レス空間は仮想的なアドレス空間であり、主記憶
装置の大きさに制限されない。そしてこの仮想リ
ニアアドレス空間をページングして主記憶装置の
実アドレス空間とマツピングがとられる。 例えば第３図ａに示すような3400バイトからな
るプログラムを考える。このプログラム２１の論
理アドレスは0000番地からはじまり33FF番地が
最終番地である。プログラム２１の0000〜07FF
番地を第１ページ211とし、0800〜17FF番地を第
２ページ212とし、1800〜27FF番地を第３ページ
213とし、2800〜33FF番地を第４ページ214とす
る。 このプログラム２１がセグメントベースアドレ
スを1800として仮想リニアアドレス空間の領域22
に割り付けられる。プログラム２２のリニアアド
レスは1800〜4BFF番地となる。プログラム２２
の第１ページは221であり、第２ページ、第３ペ
ージ、第４ページは222，223，224となる。 次にこの仮想リニアアドレス空間をページング
処理して主記憶装置上のあいているページに割り
付ける。すなわち主記憶装置のプログラム領域２
４上に、プログラム２２の第１ページを4800〜
4FFF番地（241）に格納し、第２ページを2000
〜2FFF番地（242）に格納し、第３ページを
6000〜6FFF番地（243）に格納し、第４ページ
を1000〜1BFF番地（244）に格納する。 このように仮想リニアアドレス空間と物理アド
レス空間はマツピングされているたため、これら
空間のマツピングを示す連想メモリは次の第１表
に示すようになる。
記憶装置の物理アドレスに変換するアドレス変換
装置に関する。 〔発明の技術的背景とその問題点〕 プログラムを実行するためにはそのプログラム
を主記憶装置のある領域に割り当てなければなら
ない。複数個のプログラムをどのように主記憶装
置に割り当てるかがシステム全体の効率に大きな
影響を与える。実記憶方式は複数個のプログラム
を主記憶装置上の連続した領域に割り当てられ
る。これに対し仮想記憶方式は、各プログラムの
アドレス空間（仮想アドレス空間）と主記憶装置
上のアドレス空間（実アドレス空間）とを別のも
のとし、実行時に仮想アドレス空間から実アドレ
ス空間への写像を行なう方式であり、実記憶方式
のような制限がないため最近の計算機システムで
多く採用している。 仮想記憶システムにはセグメント方式とページ
ング方式の２つの方式が存在する。セグメント方
式は、プログラム、データの論理的なひとまとま
りをセグメントしてとらえ、セグメント番号とセ
グメント内のアドレスによつて論理アドレスを構
成する方式である。ページング方式は主記憶装置
をページという固定点の領域に分割し、論理アド
レス空間のページと主記憶装置上の実アドレス空
間のページとの間で仮想記憶装置を用いてマツピ
ングをとる方式である。 セグメント方式はセグメントとしては主記憶装
置内で連続しているため、ユーザがセグメント分
けを意識してプログラムを作成することができ
る。しかしあるセグメントが不要となつて他のセ
グメントを主記憶装置上に割り当てようとした場
合、割り当てるセグメントが長いと不要となつた
部分に格納することができず、主記憶装置上に無
駄な部分が生ずる。 このような事情を考慮して近年セグメント方式
とページング方式とを複合したセグメント・ペー
ジング方式が採用されている。このセグメント・
ページング方式を第３図に示す。この方式はまず
プログラムやデータなどの論理的なひとまとまり
をセグメントとしてとらえ、このセグメント内の
アドレスを論理アドレスとしてとらえる。このセ
グメントはセグメント方式と同様に割付けられる
が、このセグメント・ページングの方式では仮想
リニアアドレス空間に割付ける。仮想リニアアド
レス空間は仮想的なアドレス空間であり、主記憶
装置の大きさに制限されない。そしてこの仮想リ
ニアアドレス空間をページングして主記憶装置の
実アドレス空間とマツピングがとられる。 例えば第３図ａに示すような3400バイトからな
るプログラムを考える。このプログラム２１の論
理アドレスは0000番地からはじまり33FF番地が
最終番地である。プログラム２１の0000〜07FF
番地を第１ページ211とし、0800〜17FF番地を第
２ページ212とし、1800〜27FF番地を第３ページ
213とし、2800〜33FF番地を第４ページ214とす
る。 このプログラム２１がセグメントベースアドレ
スを1800として仮想リニアアドレス空間の領域22
に割り付けられる。プログラム２２のリニアアド
レスは1800〜4BFF番地となる。プログラム２２
の第１ページは221であり、第２ページ、第３ペ
ージ、第４ページは222，223，224となる。 次にこの仮想リニアアドレス空間をページング
処理して主記憶装置上のあいているページに割り
付ける。すなわち主記憶装置のプログラム領域２
４上に、プログラム２２の第１ページを4800〜
4FFF番地（241）に格納し、第２ページを2000
〜2FFF番地（242）に格納し、第３ページを
6000〜6FFF番地（243）に格納し、第４ページ
を1000〜1BFF番地（244）に格納する。 このように仮想リニアアドレス空間と物理アド
レス空間はマツピングされているたため、これら
空間のマツピングを示す連想メモリは次の第１表
に示すようになる。
本発明の第１の目的は論理アドレスから物理ア
ドレスへの変換を高速におこなうことができるア
ドレス変換装置を提供することにある。 本発明の第２の目的は小規模な回路で論理アド
レスから物理アドレスへの変換をおこなうことが
できるアドレス変換装置を提供することにある。 〔発明の概要〕 本発明は、論理アドレス空間内の論理アドレス
を主記憶装置の物理アドレスに変換するアドレス
変換装置において、前記論理アドレスを格納する
論理アドレスレジスタと、仮想リニアアドレス空
間に割付けられたセグメントの先頭番地であるセ
グメントベースアドレスを格納するセグメントベ
ースレジスタと、前記論理アドレスレジスタに格
納された論理アドレスのページ内アドレスと、前
記セグメントベースレジスタに格納されたセグメ
ントベースアドレスのページ内アドレスとを加算
して前記物理アドレスのページ内アドレスを発生
する加算手段と、前記物理アドレスのページアド
レスと、前記セグメントベースアドレスのページ
アドレスと、前記加算手段のキヤリー出力に基づ
いて、前記物理アドレスのページアドレスを発生
する連想記憶手段と、この連想記憶手段から発生
するページアドレスと、前記加算手段ら発生する
ページ内アドレスを格納する物理アドレスレジス
タとを備えたことを特徴とする。 〔発明の実施例〕 本発明の第１の実施例によるアドレス変換装置
を第１図に示す。論理アドレスレジスタ１２には
変換すべき32ビツト論理アドレスが格納される。
セグメントベースレジスタ１１には仮想リニアア
ドレス空間におけるセグメントの先頭番地である
32ビツトのセグメントベースアドレスが格納され
る。セグメントベースレジスタ１１のページ内ア
ドレスを示す下位12ビツトと論理アドレスレジス
タ１２のページ内アドレスを示す下位12ビツトと
は加算器１３の各ポートに入力される。セグメン
トベースレジスタ１１のページアドレスを示す上
位20ビツトと、論理アドレスレジスタ１２のペー
ジアドレスを示す上位20ビツトとは連想メモリ１
５に入力される。またこの連想メモリ１５には加
算器１３のキヤリー出力が入力されている。第３
図に示すようなセグメンテーシヨンとページング
の場合には連想メモリ１５の内容は下記の第２表
の通り設定される。
ドレスへの変換を高速におこなうことができるア
ドレス変換装置を提供することにある。 本発明の第２の目的は小規模な回路で論理アド
レスから物理アドレスへの変換をおこなうことが
できるアドレス変換装置を提供することにある。 〔発明の概要〕 本発明は、論理アドレス空間内の論理アドレス
を主記憶装置の物理アドレスに変換するアドレス
変換装置において、前記論理アドレスを格納する
論理アドレスレジスタと、仮想リニアアドレス空
間に割付けられたセグメントの先頭番地であるセ
グメントベースアドレスを格納するセグメントベ
ースレジスタと、前記論理アドレスレジスタに格
納された論理アドレスのページ内アドレスと、前
記セグメントベースレジスタに格納されたセグメ
ントベースアドレスのページ内アドレスとを加算
して前記物理アドレスのページ内アドレスを発生
する加算手段と、前記物理アドレスのページアド
レスと、前記セグメントベースアドレスのページ
アドレスと、前記加算手段のキヤリー出力に基づ
いて、前記物理アドレスのページアドレスを発生
する連想記憶手段と、この連想記憶手段から発生
するページアドレスと、前記加算手段ら発生する
ページ内アドレスを格納する物理アドレスレジス
タとを備えたことを特徴とする。 〔発明の実施例〕 本発明の第１の実施例によるアドレス変換装置
を第１図に示す。論理アドレスレジスタ１２には
変換すべき32ビツト論理アドレスが格納される。
セグメントベースレジスタ１１には仮想リニアア
ドレス空間におけるセグメントの先頭番地である
32ビツトのセグメントベースアドレスが格納され
る。セグメントベースレジスタ１１のページ内ア
ドレスを示す下位12ビツトと論理アドレスレジス
タ１２のページ内アドレスを示す下位12ビツトと
は加算器１３の各ポートに入力される。セグメン
トベースレジスタ１１のページアドレスを示す上
位20ビツトと、論理アドレスレジスタ１２のペー
ジアドレスを示す上位20ビツトとは連想メモリ１
５に入力される。またこの連想メモリ１５には加
算器１３のキヤリー出力が入力されている。第３
図に示すようなセグメンテーシヨンとページング
の場合には連想メモリ１５の内容は下記の第２表
の通り設定される。
【表】
連想メモリ１５の出力は物理アドレスレジスタ
１６の上位20ビツトに格納される。物理アドレス
レジスタ１６の下位12ビツトには加算器１３の12
ビツトの加算結果が入力される。 次にセグメンテーシヨンとページングが第３図
に示すような場合を例にとつて本実施例の動作を
説明する。仮想リニアアドレス空間に割付けられ
るプログラム２１のセグメントベースアドレスが
16進数表示で1800であるため、予めセグメントベ
ースレジスタ１１に“1800”（16進数表示）なる
セグメントベースアドレスを設定しておく。今０
番地の論理アドレスを変換する場合を考える。こ
の場合、まず論理アドレスレジスタ１２に論理ア
ドレスの０番地を示すデータ“０”（16進数表示）
をセツトする。すると、加算器１３はセグメント
ベースレジスタ１１の下位12ビツト（セグメント
ベースアドレスのページ内アドレス）である
“800”（16進数表示）と、論理アドレスレジスタ
１２の下位ビツト（論理アドレスのページ内アド
レス）である“０”（16進数表示）とを加算し、
その和“800”を物理アドレスレジスタ１６の下
位12ビツト（物理アドレスのページ内アドレス）
にセツトする。この時、上記加算ではキヤリーが
生じないので加算器１３はキヤリー出力“０”を
連想メモリ１５に出力する。連想メモリ１５には
セグメントベースレジスタ１１の上位20ビツト
（セグメントベースアドレスのページアドレス）
である“１”（16進数表示）と論理アドレスレジ
スタ１２の上位20ビツト（物理アドレスのページ
アドレス）である“０”（16進数表示）とが入力
されるので、第２表に基づき“４”が出力され、
物理アドレスレジスタ１６の上位20ビツト（物理
アドレスのページアドレス）にセツトされる。こ
の結果物理アドレスレジスタ１６には“4800”
（16進数表示）がセツトされ、4800番地の物理ア
ドレスが出力される。 次に2FFF番地の論理アドレスを変換する場合
を説明する。論理アドレスレジスタ１２に論理ア
ドレスの2FFF番地を示す“2FFF”（16進数表
示）をセツトする。すると加算器１３はセグメン
トベースレジスタ１１の下位12ビツトである
“800”（16進数表示）と論理アドレスレジスタ１
２の下位12ビツトである“FFF”とを加算し、
物理アドレスレジスタ１６の下位12ビツトに
“7FF”をセツトする。この時、上記加算におい
てはキヤリーが生じるので加算器１３はキヤリー
出力“１”を連想メモリ１５に出力する。連想メ
モリ１５にはセグメントベースレジスタ１１の上
位20ビツトである“１”（16進数表示）と論理ア
ドレスレジスタ１２の上位20ビツトである“２”
（16進数表示）とが入力されるので、第２表に基
づき“１”が出力され、物理アドレスレジスタ１
６の上位20ビツトにセツトされる。この結果物理
アドレスレジスタ１６には“17FF”がセツトさ
れ、17FF番地の物理アドレスが出力される。 このようにして図３に示すプログラム２１の論
理アドレスを物理アドレスに変換できる。 又、従来例では32ビツトの加算器３が必要であ
つたのに対して、本実施例においては12ビツトの
加算器で良く、本実施例の方が小規模な回路で高
速にアドレス変換できる。更に、従来例において
は加算器３によつてセグメント処理を、連想メモ
リ５によつてページング処理を順次行なつていた
のに対して、本実施例においては加算器１３の演
算動と、連想メモリ１５の動作を並行して行なう
ため、セグメント処理とページング処理を並行し
て行なうことが可能となり、高速にアドレス変換
を行なうことができる。 これにより、本実施例によれば小規模な回路で
高速にアドレス変換することができる。 本発明の第２の実施例によるアドレス変換装置
を第２図に示す。本実施例は連想メモリ１５には
セグメントベースレジスタ１１の上位20ビツトと
論理アドレスレジスタ１２の上位20ビツトを入力
し第１および第２のページアドレスを出力する。
これら第１および第２のページアドレスは選択回
路１８に入力される。選択回路１８は加算器１３
からのキヤリー出力により、上記第１および第２
のページアドレスの一方を選択し、物理アドレス
レジスタ１６に出力する。本実施例の連想メモリ
１５は、セグメンテーシヨンとページングが第３
図に示すような場合には次のように設定される。
１６の上位20ビツトに格納される。物理アドレス
レジスタ１６の下位12ビツトには加算器１３の12
ビツトの加算結果が入力される。 次にセグメンテーシヨンとページングが第３図
に示すような場合を例にとつて本実施例の動作を
説明する。仮想リニアアドレス空間に割付けられ
るプログラム２１のセグメントベースアドレスが
16進数表示で1800であるため、予めセグメントベ
ースレジスタ１１に“1800”（16進数表示）なる
セグメントベースアドレスを設定しておく。今０
番地の論理アドレスを変換する場合を考える。こ
の場合、まず論理アドレスレジスタ１２に論理ア
ドレスの０番地を示すデータ“０”（16進数表示）
をセツトする。すると、加算器１３はセグメント
ベースレジスタ１１の下位12ビツト（セグメント
ベースアドレスのページ内アドレス）である
“800”（16進数表示）と、論理アドレスレジスタ
１２の下位ビツト（論理アドレスのページ内アド
レス）である“０”（16進数表示）とを加算し、
その和“800”を物理アドレスレジスタ１６の下
位12ビツト（物理アドレスのページ内アドレス）
にセツトする。この時、上記加算ではキヤリーが
生じないので加算器１３はキヤリー出力“０”を
連想メモリ１５に出力する。連想メモリ１５には
セグメントベースレジスタ１１の上位20ビツト
（セグメントベースアドレスのページアドレス）
である“１”（16進数表示）と論理アドレスレジ
スタ１２の上位20ビツト（物理アドレスのページ
アドレス）である“０”（16進数表示）とが入力
されるので、第２表に基づき“４”が出力され、
物理アドレスレジスタ１６の上位20ビツト（物理
アドレスのページアドレス）にセツトされる。こ
の結果物理アドレスレジスタ１６には“4800”
（16進数表示）がセツトされ、4800番地の物理ア
ドレスが出力される。 次に2FFF番地の論理アドレスを変換する場合
を説明する。論理アドレスレジスタ１２に論理ア
ドレスの2FFF番地を示す“2FFF”（16進数表
示）をセツトする。すると加算器１３はセグメン
トベースレジスタ１１の下位12ビツトである
“800”（16進数表示）と論理アドレスレジスタ１
２の下位12ビツトである“FFF”とを加算し、
物理アドレスレジスタ１６の下位12ビツトに
“7FF”をセツトする。この時、上記加算におい
てはキヤリーが生じるので加算器１３はキヤリー
出力“１”を連想メモリ１５に出力する。連想メ
モリ１５にはセグメントベースレジスタ１１の上
位20ビツトである“１”（16進数表示）と論理ア
ドレスレジスタ１２の上位20ビツトである“２”
（16進数表示）とが入力されるので、第２表に基
づき“１”が出力され、物理アドレスレジスタ１
６の上位20ビツトにセツトされる。この結果物理
アドレスレジスタ１６には“17FF”がセツトさ
れ、17FF番地の物理アドレスが出力される。 このようにして図３に示すプログラム２１の論
理アドレスを物理アドレスに変換できる。 又、従来例では32ビツトの加算器３が必要であ
つたのに対して、本実施例においては12ビツトの
加算器で良く、本実施例の方が小規模な回路で高
速にアドレス変換できる。更に、従来例において
は加算器３によつてセグメント処理を、連想メモ
リ５によつてページング処理を順次行なつていた
のに対して、本実施例においては加算器１３の演
算動と、連想メモリ１５の動作を並行して行なう
ため、セグメント処理とページング処理を並行し
て行なうことが可能となり、高速にアドレス変換
を行なうことができる。 これにより、本実施例によれば小規模な回路で
高速にアドレス変換することができる。 本発明の第２の実施例によるアドレス変換装置
を第２図に示す。本実施例は連想メモリ１５には
セグメントベースレジスタ１１の上位20ビツトと
論理アドレスレジスタ１２の上位20ビツトを入力
し第１および第２のページアドレスを出力する。
これら第１および第２のページアドレスは選択回
路１８に入力される。選択回路１８は加算器１３
からのキヤリー出力により、上記第１および第２
のページアドレスの一方を選択し、物理アドレス
レジスタ１６に出力する。本実施例の連想メモリ
１５は、セグメンテーシヨンとページングが第３
図に示すような場合には次のように設定される。
以上の通り本発明によれば小規模な回路で高速
に論理アドレスから物理アドレスに変換すること
ができる。
に論理アドレスから物理アドレスに変換すること
ができる。
第１図は本発明の第１の実施例によるアドレス
変換装置のブロツク図、第２図は本発明の第２の
実施例によるアドレス変換装置のブロツク図、第
３図はセグメントページング方式を示す説明図、
第４図は従来のアドレス変換装置のブロツク図で
ある。 １，１１…セグメントベースレジスタ、２，１
２…論理アドレスレジスタ、３，１３…加算器、
５，１５…連想メモリ、６，１６…物理アドレス
レジスタ、１８…選択回路。
変換装置のブロツク図、第２図は本発明の第２の
実施例によるアドレス変換装置のブロツク図、第
３図はセグメントページング方式を示す説明図、
第４図は従来のアドレス変換装置のブロツク図で
ある。 １，１１…セグメントベースレジスタ、２，１
２…論理アドレスレジスタ、３，１３…加算器、
５，１５…連想メモリ、６，１６…物理アドレス
レジスタ、１８…選択回路。
Claims (1)
- 【特許請求の範囲】 １ 論理アドレス空間内の論理アドレスを主記憶
装置の物理アドレスに変換するアドレス変換装置
において、 前記論理アドレスを格納する論理アドレスレジ
スタと、 仮想リニアアドレス空間に割付けられたセグメ
ントの先頭番地であるセグメントベースアドレス
を格納するセグメントベースレジスタと、 前記論理アドレスレジスタに格納された論理ア
ドレスのページ内アドレスと、前記セグメントベ
ースレジスタに格納されたセグメントベースアド
レスのページ内アドレスとを加算して前記物理ア
ドレスのページ内アドレスを発生する加算手段
と、 前記論理アドレスのページアドレスと、前記セ
グメントベースアドレスのページアドレスと、前
記加算手段のキヤリー出力に基づいて、前記物理
アドレスのページアドレスを発生する連想記憶手
段と、 この連想記憶手段から発生するページアドレス
と、前記加算手段から発生するページ内アドレス
を格納する物理アドレスレジスタと を備えたことを特徴とするアドレス変換装置。 ２ 論理アドレス空間内の論理アドレスを主記憶
装置の物理アドレスに変換するアドレス変換装置
において、 前記論理アドレスを格納する論理アドレスレジ
スタと、 仮想リニアアドレス空間に割付けられたセグメ
ントの先頭番地であるセグメントベースアドレス
を格納するセグメントベースレジスタと、 前記論理アドレスレジスタに格納された論理ア
ドレスのページ内アドレスと、前記セグメントベ
ースレジスタに格納されたセグメントベースアド
レスのページ内アドレスとを加算して前記物理ア
ドレスのページ内アドレスを発生する加算手段
と、 前記論理アドレスのページアドレスと、前記セ
グメントベースアドレスのページアドレスとに基
づいて、前記物理アドレスの第１および第２のペ
ージアドレスを発生すする連想記憶手段と、 前記加算手段のキヤリー出力に基づいて、前記
連想記憶手段から発生する前記第１および第２の
ページアドレスの一方を選択する選択手段と、 この選択手段により選択されたページアドレス
と前記加算手段から発生するページ内アドレスを
格納する物理アドレスレジスタと を備えたことを特徴とするアドレス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006055A JPS62164146A (ja) | 1986-01-14 | 1986-01-14 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006055A JPS62164146A (ja) | 1986-01-14 | 1986-01-14 | アドレス変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62164146A JPS62164146A (ja) | 1987-07-20 |
| JPH0517583B2 true JPH0517583B2 (ja) | 1993-03-09 |
Family
ID=11627922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006055A Granted JPS62164146A (ja) | 1986-01-14 | 1986-01-14 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62164146A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592987B2 (ja) * | 1979-12-25 | 1984-01-21 | 日本電信電話株式会社 | アドレス変換方式 |
-
1986
- 1986-01-14 JP JP61006055A patent/JPS62164146A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62164146A (ja) | 1987-07-20 |
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|---|---|---|
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