JPH0424867B2 - - Google Patents
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- Publication number
- JPH0424867B2 JPH0424867B2 JP57018750A JP1875082A JPH0424867B2 JP H0424867 B2 JPH0424867 B2 JP H0424867B2 JP 57018750 A JP57018750 A JP 57018750A JP 1875082 A JP1875082 A JP 1875082A JP H0424867 B2 JPH0424867 B2 JP H0424867B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- substrate
- type semiconductor
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置（IC）における
サイリスタ防止技術に関する。
サイリスタ防止技術に関する。
第１図に示すように一つの半導体基体は、例え
ば高抵抗P-型Si基板（サブストレート）１の上
にN+型埋込層２を一部に介在させてエピタキシ
ヤルＮ型Si層３を形成し、Ｎ型Si層３を表面から
Ｐ基板１に接続するアイソレーシヨンＰ層４によ
つていくつかの半導体領域に分離したものであつ
て、一つの半導体領域３ａ表面にラテラルPNP
トランジスタ素子Q1を形成し、これと隣り合う
他の一つの半導体領域３ｂにI2L素子Q2を共存さ
せたICにおいて、ラテラルPNPトランジスタか
飽和する場合にサイリスタが発生することが問題
となつている。すなわち同図においてPNPトラ
ンジスタQ1が飽和状態のとき、コレクタＰ領域
の電位がベースＮ層の電位と等しいか又はそれよ
り上つた場合に、エミツタ(E)より注入された正孔
がコレクタ(C)へ流れないためにアイソレーシヨン
Ｐ層側へ流れてP2の電位を上昇させQP2NPNト
ランジスタ−をオンさせる。一方QP2のエミツタ
に対応する部分はI2LQ2でのエミツタ（N+埋込み
層）に相当し、電位はGND（接地）となつている
ためラテラルのＰ領域、Ｎ層３ａ、アイソレーシ
ヨンＰ層４、埋込N+層にそつて電流Ｉが流れI2L
素子に電流が集中するサイリスタ現象（第２図を
参照）を起こすものである。又I2L素子に限らず、
隣接し、N+埋込み層などＮ型領域があり、その
電位がGND近くなる場合にも同様のサイリスタ
現象が発生する。
ば高抵抗P-型Si基板（サブストレート）１の上
にN+型埋込層２を一部に介在させてエピタキシ
ヤルＮ型Si層３を形成し、Ｎ型Si層３を表面から
Ｐ基板１に接続するアイソレーシヨンＰ層４によ
つていくつかの半導体領域に分離したものであつ
て、一つの半導体領域３ａ表面にラテラルPNP
トランジスタ素子Q1を形成し、これと隣り合う
他の一つの半導体領域３ｂにI2L素子Q2を共存さ
せたICにおいて、ラテラルPNPトランジスタか
飽和する場合にサイリスタが発生することが問題
となつている。すなわち同図においてPNPトラ
ンジスタQ1が飽和状態のとき、コレクタＰ領域
の電位がベースＮ層の電位と等しいか又はそれよ
り上つた場合に、エミツタ(E)より注入された正孔
がコレクタ(C)へ流れないためにアイソレーシヨン
Ｐ層側へ流れてP2の電位を上昇させQP2NPNト
ランジスタ−をオンさせる。一方QP2のエミツタ
に対応する部分はI2LQ2でのエミツタ（N+埋込み
層）に相当し、電位はGND（接地）となつている
ためラテラルのＰ領域、Ｎ層３ａ、アイソレーシ
ヨンＰ層４、埋込N+層にそつて電流Ｉが流れI2L
素子に電流が集中するサイリスタ現象（第２図を
参照）を起こすものである。又I2L素子に限らず、
隣接し、N+埋込み層などＮ型領域があり、その
電位がGND近くなる場合にも同様のサイリスタ
現象が発生する。
本発明は上記した問題点を解決するためになさ
れたもので、その目的とするところは、サイリス
タを防止し、しかも素子特性を劣化させることの
ないIC構造の提供にある。
れたもので、その目的とするところは、サイリス
タを防止し、しかも素子特性を劣化させることの
ないIC構造の提供にある。
以下本発明を実施例に従つて詳述する。
第３図は前記した第１図で示したIC構造に本
発明を適用した場合のICの一例を示すものであ
る。同図において、１はサブストレートであるＰ
型Si基板であり、通常は例えば25〜50Ω・cmの高
比抵抗基板が使われているが、この場合、Ｐ型基
板全体、又は表面層全体もしくは表面層の一部を
その上に形成するエピタキシヤルＮ層３の比抵抗
（例えば２〜3Ω・cm）よりも低い比抵抗（高い濃
度）例えば１〜2Ω・cm又はそれ以上としたＰ型
層を用いる。同図ではＰ型基板１の表面層全体を
より高い濃度のＰ型層１ａとした場合の例であ
る。このようなＰ型層１ａは基板１への全面又は
選択的アクセプタ不純物イオン打込み（Ｐウエル
形成）により形成される。Ｐ型基板の上に形成す
るN+埋込層２、エピタキシヤルＮ層３ａ，３ｂ、
アイソレーシヨンＰ層４、ラテラルPNPトラン
ジスタ素子Q1、I2L素子Q2については第１図の場
合と同一の指示記号をもつて示す。
発明を適用した場合のICの一例を示すものであ
る。同図において、１はサブストレートであるＰ
型Si基板であり、通常は例えば25〜50Ω・cmの高
比抵抗基板が使われているが、この場合、Ｐ型基
板全体、又は表面層全体もしくは表面層の一部を
その上に形成するエピタキシヤルＮ層３の比抵抗
（例えば２〜3Ω・cm）よりも低い比抵抗（高い濃
度）例えば１〜2Ω・cm又はそれ以上としたＰ型
層を用いる。同図ではＰ型基板１の表面層全体を
より高い濃度のＰ型層１ａとした場合の例であ
る。このようなＰ型層１ａは基板１への全面又は
選択的アクセプタ不純物イオン打込み（Ｐウエル
形成）により形成される。Ｐ型基板の上に形成す
るN+埋込層２、エピタキシヤルＮ層３ａ，３ｂ、
アイソレーシヨンＰ層４、ラテラルPNPトラン
ジスタ素子Q1、I2L素子Q2については第１図の場
合と同一の指示記号をもつて示す。
このようなIC構造においては、PNPトランジ
スタQ1が飽和状態に達したコレクタ電位がベー
ス電位と等しく又はそれ以上になつた場合に電流
がアイソレーシヨンＰ層（P2）４へ流れても、
隣接するエピタキシヤルＮ層よりも比抵抗の小さ
いＰ型基板表面層１ａ（P3）へ流れ（第４図のI2）
ることによりサイリスタの発生を防止できる。こ
の構造ではN+埋込層、エピタキシヤルＮ層とそ
の表面の各素子Q1、Q2の構造は在来と変更がな
いから素子特性を劣化させることがなく、I2Lと
近接していかなる素子も配置できるのでサイリス
タ防止と同時に集積度を向上することが可能であ
る。
スタQ1が飽和状態に達したコレクタ電位がベー
ス電位と等しく又はそれ以上になつた場合に電流
がアイソレーシヨンＰ層（P2）４へ流れても、
隣接するエピタキシヤルＮ層よりも比抵抗の小さ
いＰ型基板表面層１ａ（P3）へ流れ（第４図のI2）
ることによりサイリスタの発生を防止できる。こ
の構造ではN+埋込層、エピタキシヤルＮ層とそ
の表面の各素子Q1、Q2の構造は在来と変更がな
いから素子特性を劣化させることがなく、I2Lと
近接していかなる素子も配置できるのでサイリス
タ防止と同時に集積度を向上することが可能であ
る。
本発明は上記した実施例以外の下記のような変
形例を有する。
形例を有する。
第５図はＰ型基板１の表面層にこれより高濃度
のＰ型層１ａを選択的に例えばイオン打込み又は
拡散によつてモザイク状の濃度差をもつパターン
を用いた例である。図示されないがこの上に一部
でN+埋込層を形成し、その上にエピタキシヤル
Ｎ型層、アイソレーシヨンＰ層を形成する。この
ようにＰ型基板の表面の一部を低比抵抗層とする
ことにより、前記のようにPNPトランジスタと
I2Lが隣接し、PNPトランジスタが飽和する場合
のサイリスタの発生を防止でき、又、高比抵抗Ｐ
型基板１上に精度良く高抵抗のエピタキシヤル抵
抗（２〜3Ω・cm）を形成することが可能となる。
のＰ型層１ａを選択的に例えばイオン打込み又は
拡散によつてモザイク状の濃度差をもつパターン
を用いた例である。図示されないがこの上に一部
でN+埋込層を形成し、その上にエピタキシヤル
Ｎ型層、アイソレーシヨンＰ層を形成する。この
ようにＰ型基板の表面の一部を低比抵抗層とする
ことにより、前記のようにPNPトランジスタと
I2Lが隣接し、PNPトランジスタが飽和する場合
のサイリスタの発生を防止でき、又、高比抵抗Ｐ
型基板１上に精度良く高抵抗のエピタキシヤル抵
抗（２〜3Ω・cm）を形成することが可能となる。
本実施例では埋込み層をラテラルPNPトラン
ジスタQ1に形成しているが、埋込み層の有無は
限定しなくともよい。
ジスタQ1に形成しているが、埋込み層の有無は
限定しなくともよい。
本発明は半導体基体の一部として用いたエピタ
キシヤル層表面の能動素子の飽和動作によつてエ
ピタキシヤル層、アイソレーシヨン層を介してサ
イリスタが起り得る場合の全て、例えばI2Lを含
むリニア共存回路等に適用して極めて有効であ
る。
キシヤル層表面の能動素子の飽和動作によつてエ
ピタキシヤル層、アイソレーシヨン層を介してサ
イリスタが起り得る場合の全て、例えばI2Lを含
むリニア共存回路等に適用して極めて有効であ
る。
本発明は酸化膜アイソレーシヨンによる分離さ
れたICの基板に適用した場合も同様の効果が得
られるものである。
れたICの基板に適用した場合も同様の効果が得
られるものである。
第１図は同一基板上にラテラルPNPトランジ
スタとI2L素子を有するICの例を示す断面図、第
２図は第１図のICにおけるサイリスタを発生す
る場合の等価回路図、第３図は本発明によるIC
の実施例を示す断面図、第４図は第３図において
サイリスタを発生する場合の等価回路図、第５図
は本発明の変形例でＰ型基板における不純物濃度
形態を示す正面断面斜面図である。 １……Ｐ型Si基板、１ａ……Ｐ型層、２……
N+埋込層、３，３ａ，３ｂ……エピタキシヤル
Ｎ層、４……アイソレーシヨンＰ層。
スタとI2L素子を有するICの例を示す断面図、第
２図は第１図のICにおけるサイリスタを発生す
る場合の等価回路図、第３図は本発明によるIC
の実施例を示す断面図、第４図は第３図において
サイリスタを発生する場合の等価回路図、第５図
は本発明の変形例でＰ型基板における不純物濃度
形態を示す正面断面斜面図である。 １……Ｐ型Si基板、１ａ……Ｐ型層、２……
N+埋込層、３，３ａ，３ｂ……エピタキシヤル
Ｎ層、４……アイソレーシヨンＰ層。
Claims (1)
- １ 第１導電型半導体基体とその面上に形成され
た第２導電型半導体層を有し、前記第２導電型半
導体層の表面から前記第１導電型半導体基体に接
続する第１導電型分離層を有し、分離された一つ
の第２導電型半導体層の表面にラテラルトランジ
スタが形成され、前記第２導電型半導体層に隣り
あう他の第２導電型半導体層にIIL素子が形成さ
れた半導体集積回路装置において、前記第１導電
型半導体基体の面上で、かつ前記第１導電型分離
層の下に形成された第２導電型半導体層よりも低
い比抵抗層を有することを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018750A JPS58137226A (ja) | 1982-02-10 | 1982-02-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018750A JPS58137226A (ja) | 1982-02-10 | 1982-02-10 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137226A JPS58137226A (ja) | 1983-08-15 |
| JPH0424867B2 true JPH0424867B2 (ja) | 1992-04-28 |
Family
ID=11980322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57018750A Granted JPS58137226A (ja) | 1982-02-10 | 1982-02-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137226A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5610965A (en) * | 1979-07-09 | 1981-02-03 | Shoichi Tanaka | Bipolar transistor |
-
1982
- 1982-02-10 JP JP57018750A patent/JPS58137226A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58137226A (ja) | 1983-08-15 |
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