JPH04323864A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低耐圧素子と高耐圧素
子とを同一半導体基板上に集積した半導体装置に関する
。

【０００２】

【従来の技術】従来より、半導体装置には、高耐圧素子
及び低耐圧素子を同一半導体基板上に形成したものがあ
る。このような半導体装置の一例を図２に示す。この半
導体装置は、高耐圧トランジスタと低耐圧ＮＰＮトラン
ジスタとを同一半導体基板上に集積した例である。

【０００３】図２において、１はＰ形半導体基板であり
、１０は低耐圧ＮＰＮトランジスタ、２０は高耐圧ＮＰ
Ｎトランジスタである。低耐圧ＮＰＮトランジスタ１０
及び高耐圧ＮＰＮトランジスタ２０はＰ形分離拡散層４
によって分離されており、Ｎ形コレクタ拡散層２ａ，２
ｂ、Ｎ形エピタキシャル層３ａ，３ｂ、Ｐ形ベース拡散
層５ａ，５ｂ、及びＮ形エミッタ拡散層６ａ，６ｂをそ
れぞれ有している。低耐圧ＮＰＮトランジスタ１０と高
耐圧ＮＰＮトランジスタ２０とにおける同じ名称の層は
、同じ方法で同時に形成される。

【０００４】

【発明が解決しようとする問題点】このような従来の構
成においては、Ｎ形エピタキシャル層３ａ及び３ｂの比
抵抗は、高耐圧トランジスタ２０のエピタキシャル層３
ｂに対してのみ最適値に設定され、低耐圧トランジスタ
１０のエピタキシャル層３ａに対しては最適値に設定さ
れていない。その結果、低耐圧トランジスタ１０に対し
て最適に設計されている半導体装置に比べて、低耐圧ト
ランジスタ１０の基板１上における占有面積が大きくな
ってしまうという問題点があった。

【０００５】例えば、ベースオープン時、コレクタ−エ
ミッタ間耐圧ＢＶＣＥＯ　＝６０Ｖの高耐圧トランジス
タ２０においては、エピタキシャル層３ｂの比抵抗ρＥ
　＝３〜４Ω・ｃｍ程度が最適値であり、ネガレジスト
工程で作製した場合、高耐圧トランジスタ２０の占有面
積は２０，０００μｍ２　程度である。一方、ＢＶＣＥ
Ｏ　＝７Ｖの低耐圧トランジスタ１０においては、エピ
タキシャル層の比抵抗ρＥ　＝０．５〜１Ω・ｃｍ程度
が最適値であり、この最適比抵抗値のエピタキシャル層
を有する低耐圧トランジスタ１０の占有面積は、ネガレ
ジスト工程で作製した場合、４，０００μｍ２　程度で
ある。

【０００６】ところが、図２の半導体装置のように、高
耐圧トランジスタ２０と低耐圧トランジスタ１０とを同
一半導体基板上に集積する場合、エピタキシャル層３ａ
及び３ｂの比抵抗ρＥ　は、高耐圧トランジスタ２０の
エピタキシャル層３ｂにおける最適値３〜４Ω・ｃｍ程
度に設定される。従って、低耐圧トランジスタ１０のエ
ピタキシャル層３ａの比抵抗ρＥ　も３〜４Ω・ｃｍに
なり、最適の比抵抗値ρＥ　＝０．５〜１Ω・ｃｍより
も大きな値になってしまう。一般に、各拡散層間のセパ
レーション耐圧は、拡散層間の距離が一定の場合には、
エピタキシャル層比抵抗ρＥ　が大きくなる程低下する
。また、エピタキシャル層の比抵抗が大きい場合に、拡
散層間のセパレーション耐圧を低下させないようにする
ためには、拡散層間の距離を大きくしなければならない
。

【０００７】従って、従来技術を用いて高耐圧トランジ
スタ２０と低耐圧トランジスタ１０とを同一半導体基板
上に集積した場合、低耐圧トランジスタ１０の各拡散層
間の距離は、低耐圧トランジスタ１０に対して最適に設
計した場合よりも大きくしなければならない。このよう
な理由により、基板１上での低耐圧トランジスタ１０の
占有面積が大きくなるという問題が発生するのである。 例えば、ＢＶＣＥＯ　＝６０Ｖの高耐圧トランジスタ２
０と、ＢＶＣＥＯ　＝７Ｖの低耐圧トランジスタ１０と
を、同じ比抵抗値のエピタキシャル層を用いて同一半導
体基板上に集積した場合、低耐圧トランジスタ１０の占
有面積は８，０００μｍ２　程度となる。これは、低耐
圧トランジスタに対して最適の比抵抗値のエピタキシャ
ル層を用いて設計した占有面積４，０００μｍ２　程度
に比べて、約２倍の大きさである。

【０００８】本発明は、このような問題点を解決するも
ので、高耐圧トランジスタと低耐圧トランジスタとを同
一半導体基板上に集積した半導体装置において、占有面
積の小さい低耐圧トランジスタを有する半導体装置、及
びこのような半導体装置の製造方法を提供することを目
的とする。

【０００９】

【問題点を解決するための手段】上記の目的を達成する
ため、請求項１の発明は、第１導電形半導体基板上に形
成された低耐圧素子の第２導電形エピタキシャル層全体
に亘って第２導電形拡散層を設けることにより、低耐圧
素子のエピタキシャル層の比抵抗を最適に設定すること
を可能にするものである。

【００１０】具体的に請求項１の発明が講じた解決手段
は、第１導電形半導体基板上に形成され、第２導電形エ
ピタキシャル層をそれぞれ有する低耐圧素子と高耐圧素
子とを備えた半導体装置を前提とし、第２導電形拡散層
が前記低耐圧素子領域の前記第２導電形エピタキシャル
層の全体に亘って形成されている構成とするものである
。

【００１１】請求項２の発明は、請求項１の発明に係る
半導体装置の製造方法を提供するべく、イオン注入法に
よって、低耐圧素子の第２導電形エピタキシャル層の比
抵抗を最適値まで低減するものである。

【００１２】具体的に請求項２の発明が講じた解決手段
は、第１導電形半導体基板上に、第２導電形エピタキシ
ャル層をそれぞれ有する低耐圧素子及び高耐圧素子を形
成し、その後、前記低耐圧素子領域のエピタキシャル層
の全体に亘る第２導電形拡散層をイオン注入法によって
形成する構成とするものである。

【００１３】

【作用】請求項１の構成により、第２導電形拡散層が低
耐圧素子領域の第２導電形エピタキシャル層の全体に亘
って形成されているので、高耐圧素子領域のエピタキシ
ャル層の比抵抗に関わらず、最適の比抵抗を有するエピ
タキシャル層を低耐圧素子領域に設けることができ、低
耐圧素子を構成する拡散層間の距離を縮小することが可
能となる。従って、低耐圧素子の半導体基板上における
占有面積を縮小することが可能となる。

【００１４】また、請求項２の構成により、イオン注入
法によって低耐圧素子の領域の第２導電形エピタキシャ
ル層の全体に亘って第２導電形拡散層を形成するので、
高耐圧素子領域のエピタキシャル層に対して最適値に設
定されている低耐圧素子領域のエピタキシャル層の比抵
抗値を低減させ、低耐圧素子領域のエピタキシャル層と
して最適の比抵抗値を得ることができる。低耐圧素子領
域のエピタキシャル層の比抵抗を最適値に設定できれば
、低耐圧素子の基板上における占有面積を縮小すること
が可能となる。

【００１５】

【実施例】図１は、本発明の一実施例による半導体装置
の断面構造を示している。本実施例の半導体装置は、高
耐圧素子及び低耐圧素子として、高耐圧ＮＰＮトランジ
スタ及び低耐圧ＮＰＮトランジスタを有し、これらのト
ランジスタは同一半導体基板上に集積されている。

【００１６】図１に示す本実施例の半導体装置は、Ｐ形
半導体基板１上に形成された低耐圧ＮＰＮトランジスタ
１０及び高耐圧ＮＰＮトランジスタ２０を有し、これら
のトランジスタ１０及び２０はＰ形分離拡散層４によっ
て互いに分離されている。低耐圧ＮＰＮトランジスタ１
０は、Ｎ形コレクタ拡散層２ａ及びＮ形エピタキシャル
層３ａを有し、Ｎ形エピタキシャル層３ａには、Ｐ形ベ
ース拡散層５ａ及びＮ形エミッタ拡散層６ａが形成され
ている。同様に、高耐圧ＮＰＮトランジスタ２０は、Ｎ
形コレクタ拡散層２ｂ及びＮ形エピタキシャル層３ｂを
有し、Ｎ形エピタキシャル層３ｂには、Ｐ形ベース拡散
層５ｂ及びＮ形エミッタ拡散層６ｂが形成されている。 低耐圧ＮＰＮトランジスタ１０と高耐圧ＮＰＮトランジ
スタ２０とにおける同じ名称の層は、同じ方法で同時に
形成される。

【００１７】そして、本実施例の半導体装置においては
、低耐圧ＮＰＮトランジスタ１０のＮ形エピタキシャル
層３ａの全体に亘って、Ｎ形拡散層７が形成されている
。Ｎ形拡散層７は、Ｐ形ベース拡散層５ａ及びＮ形エミ
ッタ拡散層６ａを含むＮ形エピタキシャル層３ａの全体
に亘ってイオン注入を行うことにより形成されている。

【００１８】本実施例の半導体装置では、Ｎ形拡散層７
の形成により、低耐圧ＮＰＮトランジスタ１０のＮ形エ
ピタキシャル層３ａの比抵抗が低減され、低耐圧ＮＰＮ
トランジスタのエピタキシャル層として最適の比抵抗値
を有するＮ形エピタキシャル層３ａを得ることができる
。従って、低耐圧ＮＰＮトランジスタ１０の半導体基板
１上における占有面積を低減することが可能となる。

【００１９】また、本実施例の製造方法によれば、イオ
ン注入法によって低耐圧トランジスタ１０のエピタキシ
ャル層３ａの全体に亘ってＮ形拡散層７が形成される。 これにより、高耐圧トランジスタ２０のエピタキシャル
層３ｂと同じ値であった低耐圧トランジスタ１０のエピ
タキシャル層３ａの比抵抗値を低減させ、低耐圧トラン
ジスタ１０のエピタキシャル層として最適の値に設定す
ることが可能となる。低耐圧トランジスタ１０のエピタ
キシャル層３ａの比抵抗を最適値に設定できれば、前述
のように、低耐圧トランジスタ１０の半導体基板１上に
おける占有面積を低減することが可能となる。

【００２０】図１では、高耐圧トランジスタ及び低耐圧
トランジスタが共にＮＰＮトランジスタである場合を示
しているが、本発明は、他の例えば、ＰＮＰトランジス
タ、ＭＯＳトランジスタ、拡散層抵抗などのように、エ
ピタキシャル層内に形成されるあらゆる能動素子及び受
動素子に対して有効である。また、図１は、高耐圧トラ
ンジスタ２０と低耐圧トランジスタ１０の２種類の耐圧
トランジスタ用いた場合を例示しているが、本発明は２
種類に限らず、複数種類の異なる耐圧を有する素子を同
一半導体基板上に集積した半導体装置においても有効で
ある。

【００２１】

【発明の効果】以上説明したように、請求項１の発明に
係る半導体装置によれば、第２導電形拡散層を低耐圧素
子領域の第２導電形エピタキシャル層の全体に亘って形
成したため、高耐圧素子の領域のエピタキシャル層の比
抵抗に関わらず、低耐圧素子の領域に最適の比抵抗値を
有するエピタキシャル層を設けることができるので、半
導体基板上における低耐圧素子の占有面積を低減するこ
とが可能となる。

【００２２】また、請求項２の発明に係る半導体装置の
製造方法によれば、イオン注入法によって低耐圧素子領
域のエピタキシャル層の比抵抗値を低減させ、低耐圧素
子領域のエピタキシャル層として最適の比抵抗値を得る
ことができる。これにより、低耐圧素子の基板上におけ
る占有面積を縮小することが可能となり、半導体装置の
コストダウンを図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体装置を示す断面
図である。

【図２】従来の半導体装置の断面図である。

【符号の説明】

１　　Ｐ形半導体基板（第１導電形半導体基板）２ａ　
　Ｎ形コレクタ拡散層 ２ｂ　　Ｎ形コレクタ拡散層 ３ａ　　Ｎ形エピタキシャル層（第２導電形エピタキシ
ャル層） ３ｂ　　Ｎ形エピタキシャル層 ４　　Ｐ形分離拡散層 ５ａ　　Ｐ形ベース拡散層 ５ｂ　　Ｐ形ベース拡散層 ６ａ　　Ｎ形エミッタ拡散層 ６ｂ　　Ｎ形エミッタ拡散層

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　第１導電形半導体基板上に形成され、
   第２導電形エピタキシャル層をそれぞれ有する低耐圧素
   子と高耐圧素子とを備えた半導体装置において、第２導
   電形拡散層が前記低耐圧素子領域の前記第２導電形エピ
   タキシャル層の全体に亘って形成されていることを特徴
   とする半導体装置。
2. 【請求項２】　　第１導電形半導体基板上に、第２導電
   形エピタキシャル層をそれぞれ有する低耐圧素子と高耐
   圧素子とを形成し、その後、イオン注入法によって前記
   低耐圧素子の領域の前記第２導電形エピタキシャル層の
   全体に亘って第２導電形拡散層を形成することを特徴と
   する半導体装置の製造方法。