JPH04250538A - 実装状態信号検出回路方式 - Google Patents
実装状態信号検出回路方式Info
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- JPH04250538A JPH04250538A JP3001002A JP100291A JPH04250538A JP H04250538 A JPH04250538 A JP H04250538A JP 3001002 A JP3001002 A JP 3001002A JP 100291 A JP100291 A JP 100291A JP H04250538 A JPH04250538 A JP H04250538A
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- Japan
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- signal
- output
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- Pending
Links
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- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 claims abstract description 8
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 claims abstract description 7
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 claims abstract description 7
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- 238000006243 chemical reaction Methods 0.000 claims 1
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Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル論理回路を
応用する通信機、ディジタルコンピュータ等の分野に属
するものであり、特に、個々の電気部品を用いて構成す
る論理回路ばかりか集積回路として構成する論理回路を
用いて、ＰＫＧ（パッケージ）実装状態を必要とするデ
ィジタル機器を設計する全ての分野に属する。
応用する通信機、ディジタルコンピュータ等の分野に属
するものであり、特に、個々の電気部品を用いて構成す
る論理回路ばかりか集積回路として構成する論理回路を
用いて、ＰＫＧ（パッケージ）実装状態を必要とするデ
ィジタル機器を設計する全ての分野に属する。
【０００２】
【従来の技術】一般に、ＡＣＴ信号（実装状態信号）は
、各ＰＫＧから地気出力による直流信号のために、ＰＫ
Ｇ挿抜時にチャタリングが発生し、それによる誤判断を
防止するためソフトウェアにより保護（ｎ回保護：ＡＣ
Ｔ信号を監視し、実装状態（以下ＡＣＴ状態という）が
ｎ回以上続いたらＡＣＴ状態とみなす）をとる手段をと
っていた。
、各ＰＫＧから地気出力による直流信号のために、ＰＫ
Ｇ挿抜時にチャタリングが発生し、それによる誤判断を
防止するためソフトウェアにより保護（ｎ回保護：ＡＣ
Ｔ信号を監視し、実装状態（以下ＡＣＴ状態という）が
ｎ回以上続いたらＡＣＴ状態とみなす）をとる手段をと
っていた。
【０００３】
【発明が解決しようとする課題】従って、従来において
はソフトウェアに保護段数“ｎ”を設定し、以下ＡＣＴ
状態を初めて認識してからｎ回ＡＣＴ信号を監視しなけ
ればならないという欠点を有していた。
はソフトウェアに保護段数“ｎ”を設定し、以下ＡＣＴ
状態を初めて認識してからｎ回ＡＣＴ信号を監視しなけ
ればならないという欠点を有していた。
【０００４】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消することを可能とした新規な実装状
態信号検出回路方式を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消することを可能とした新規な実装状
態信号検出回路方式を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成する為に
、本発明に係る実装状態信号検出回路方式は、各ＰＫＧ
からのＡＣＴ信号をシリアル信号で入力し、ハードウェ
アでｎ回ＡＣＴ信号を監視した後の信号をＡＣＴ信号と
してソフトウェアに渡すように構成され、しかしてソフ
トウェアでは保護を意識することなしにＡＣＴ信号を処
理することが出来る。
、本発明に係る実装状態信号検出回路方式は、各ＰＫＧ
からのＡＣＴ信号をシリアル信号で入力し、ハードウェ
アでｎ回ＡＣＴ信号を監視した後の信号をＡＣＴ信号と
してソフトウェアに渡すように構成され、しかしてソフ
トウェアでは保護を意識することなしにＡＣＴ信号を処
理することが出来る。
【０００６】
【実施例】次に、本発明をその好ましい一実施例につい
て図面を参照しながら具体的に説明する。
て図面を参照しながら具体的に説明する。
【０００７】図１は本発明の一実施例を示すブロック構
成図であり、図２は図１に示された構成の動作タイムチ
ャートである。
成図であり、図２は図１に示された構成の動作タイムチ
ャートである。
【０００８】図１を参照するに、参照番号１はセレクタ
、１Ｉ１〜１ＩｍはシリアルＡＣＴ信号、１０はセレク
タ出力信号、２はＳ／Ｐ回路、２１〜２ｘはパラレルＡ
ＣＴ信号、３は一致検出回路、３１は一致検出出力信号
、４はＡＣＴ信号検出回路、５はカウンタ（ＣＴＲ）、
５１はカウンタ出力、６１はＣＬＫ２信号、７１はＣＬ
Ｋ１信号をそれぞれ示す。
、１Ｉ１〜１ＩｍはシリアルＡＣＴ信号、１０はセレク
タ出力信号、２はＳ／Ｐ回路、２１〜２ｘはパラレルＡ
ＣＴ信号、３は一致検出回路、３１は一致検出出力信号
、４はＡＣＴ信号検出回路、５はカウンタ（ＣＴＲ）、
５１はカウンタ出力、６１はＣＬＫ２信号、７１はＣＬ
Ｋ１信号をそれぞれ示す。
【０００９】各部からのシリアルＡＣＴ信号１Ｉ１〜１
Ｉｍの１フレームは、ＣＬＫ２信号６１と同期している
。シリアルＡＣＴ信号１Ｉ１〜１Ｉｍは、セレクタ１で
ＣＬＫ１信号７１により作られたカウンタ（ＣＴＲ）５
の出力５１により選択される。シリアルＡＣＴ信号１Ｉ
１〜１Ｉｍ内の１フレームの内容は、それぞれが選ばれ
るときのカウンタ出力５１のカウンタ値と同一とする。
Ｉｍの１フレームは、ＣＬＫ２信号６１と同期している
。シリアルＡＣＴ信号１Ｉ１〜１Ｉｍは、セレクタ１で
ＣＬＫ１信号７１により作られたカウンタ（ＣＴＲ）５
の出力５１により選択される。シリアルＡＣＴ信号１Ｉ
１〜１Ｉｍ内の１フレームの内容は、それぞれが選ばれ
るときのカウンタ出力５１のカウンタ値と同一とする。
【００１０】セレクタ出力信号１０は、Ｓ／Ｐ回路２に
入力され、ＣＬＫ２信号６１により２１〜２ｘに出力さ
れる。一致検出回路３で、２１〜２ｘの信号とカウンタ
出力５１のカウンタ値との一致を検出し、その結果を一
致検出出力信号３１でＡＣＴ信号検出回路４に入力する
。ＣＬＫ２信号６１の周期をＴとし、ＣＬＫ１信号７１
の周期をｎＴとすると、ｎ回（ｎフレーム）監視するこ
とになる。一致検出回路３では、ｎＴ時間内で１回でも
不一致が起こったら３１の出力を不一致として出力する
。
入力され、ＣＬＫ２信号６１により２１〜２ｘに出力さ
れる。一致検出回路３で、２１〜２ｘの信号とカウンタ
出力５１のカウンタ値との一致を検出し、その結果を一
致検出出力信号３１でＡＣＴ信号検出回路４に入力する
。ＣＬＫ２信号６１の周期をＴとし、ＣＬＫ１信号７１
の周期をｎＴとすると、ｎ回（ｎフレーム）監視するこ
とになる。一致検出回路３では、ｎＴ時間内で１回でも
不一致が起こったら３１の出力を不一致として出力する
。
【００１１】実装情報検出回路４では、一致検出出力信
号３１からの信号を入力し、カウンタ出力５１でどのＡ
ＣＴ情報かを認識し、ｎ回保護後の４０１〜４０ｍのい
ずれかのＡＣＴ信号を出力する。
号３１からの信号を入力し、カウンタ出力５１でどのＡ
ＣＴ情報かを認識し、ｎ回保護後の４０１〜４０ｍのい
ずれかのＡＣＴ信号を出力する。
【００１２】図２は図１に示された構成の上記動作を示
すタイムチャートである。
すタイムチャートである。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
ＰＫＧからの実装状態信号をシリアル信号で入力し、ハ
ードウェアでＡＣＴ状態をｎ回カウントすることにより
保護をとり、その後の信号をＡＣＴ信号としてソフトウ
ェアに渡すことによって、ソフトウェアで保護をとらな
くてよいという効果が得られる。
ＰＫＧからの実装状態信号をシリアル信号で入力し、ハ
ードウェアでＡＣＴ状態をｎ回カウントすることにより
保護をとり、その後の信号をＡＣＴ信号としてソフトウ
ェアに渡すことによって、ソフトウェアで保護をとらな
くてよいという効果が得られる。
【図１】本発明にかかる実装状態信号検出回路方式の一
実施例を示す回路ブロック構成図である。
実施例を示す回路ブロック構成図である。
【図２】図１に示された構成の動作例を示すタイムチャ
ートである。
ートである。
１…セレクタ
１Ｉ１〜１Ｉｍ…シリアルＡＣＴ信号
１０…セレクタ出力信号
２…Ｓ／Ｐ回路
２１〜２ｘ…パラレルＡＣＴ信号
３…一致検出回路
３１…一致検出出力信号
４…ＡＣＴ信号検出回路
５…カウンタ
５１…カウンタ出力
６１…ＣＬＫ２信号
７１…ＣＬＫ１信号
Claims (1)
- 【請求項１】 セレクタと、直列／並列信号変換回路
（以下Ｓ／Ｐ回路という）と、一致検出回路と、実装情
報検出回路（以下ＡＣＴ信号検出回路という）と、Ｔ周
期のＣＬＫ１と、該ＣＬＫ１と同期したｎＴ周期（ｎ＞
０）のＣＬＫ２と、カウンタとを有し、ＣＬＫ１の信号
を前記カウンタのクロックとし、ＣＬＫ２に同期した各
ＰＫＧからの実装状態信号（以下シリアルＡＣＴ信号と
いう）を前記セレクタに入力し、該セレクタの制御信号
に前記カウンタの出力を接続し、前記セレクタの出力を
ＣＬＫ２の信号をフレームパルスとした前記Ｓ／Ｐ回路
に入力し、該Ｓ／Ｐ回路の出力と前記カウンタの出力信
号を前記一致検出回路に入力し、該一致検出回路の出力
と前記カウンタの出力を前記ＡＣＴ信号検出回路に入力
し、該ＡＣＴ信号検出回路の出力を実装状態信号（以下
ＡＣＴ信号という）としたことを特徴とする実装状態信
号検出回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001002A JPH04250538A (ja) | 1991-01-09 | 1991-01-09 | 実装状態信号検出回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001002A JPH04250538A (ja) | 1991-01-09 | 1991-01-09 | 実装状態信号検出回路方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04250538A true JPH04250538A (ja) | 1992-09-07 |
Family
ID=11489380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001002A Pending JPH04250538A (ja) | 1991-01-09 | 1991-01-09 | 実装状態信号検出回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04250538A (ja) |
-
1991
- 1991-01-09 JP JP3001002A patent/JPH04250538A/ja active Pending
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