JPH0425067A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0425067A JPH0425067A JP2126208A JP12620890A JPH0425067A JP H0425067 A JPH0425067 A JP H0425067A JP 2126208 A JP2126208 A JP 2126208A JP 12620890 A JP12620890 A JP 12620890A JP H0425067 A JPH0425067 A JP H0425067A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にバイポーラ
トランジスタとＣＭＯＳトランジスタとを同一基板に有
するＢ ｊ −ＣＭＯ３集積回路の製造方法に関する。
トランジスタとＣＭＯＳトランジスタとを同一基板に有
するＢ ｊ −ＣＭＯ３集積回路の製造方法に関する。
従来のＢ ｉ −ＣＭ ＯＳ集積回路の製造方法を図面
を用いて説明する。
を用いて説明する。
まず第３図（ａ）に示ずように、Ｐ形半導体基板１上に
Ｎ形及びＰ形埋込ＪＰＪ２，３と、Ｎ形エピタキシャル
層４及びＰ形絶縁層５ａと、バーチカルＰＮＰ）ランジ
スタのＰ形第］コレクタ領域５Ｃ及びＰ形つェル５ ｂ
を同時に形成した後に、Ｎ形不純物を導入し、Ｐチャネ
ルＭＯ８ＦＥＴ領域１８のＮ形つェル９ｂのみを形成す
る。
Ｎ形及びＰ形埋込ＪＰＪ２，３と、Ｎ形エピタキシャル
層４及びＰ形絶縁層５ａと、バーチカルＰＮＰ）ランジ
スタのＰ形第］コレクタ領域５Ｃ及びＰ形つェル５ ｂ
を同時に形成した後に、Ｎ形不純物を導入し、Ｐチャネ
ルＭＯ８ＦＥＴ領域１８のＮ形つェル９ｂのみを形成す
る。
次に第３図（１つ）に示すように、Ｎ Ｐ Ｎ ｌ−ラ
ンジスタ領域１５のＰ形ベース７を形成し、次にＰ形不
純物を導入しＰチャネルＭＯ８ＦＥＴ領域１８のソース
］、Ｏｂ、ｌヘレイン１０ｃ及びバーチカルＰＮＰ Ｉ
−ランジスタ領域１６のＰ形エミッタ１０ ａを形成す
る。次にＮ形不純物を導入しＮＰＮ ｌ−ランジスタ領
域１５のＮ形エミッタ８ａとバーチカルＰＮＰトランジ
スタ領域１６のＮ形ベースコンタク１〜８ｂ及びＮチャ
ネルＭＯ３ＦＥＴ領域１７のＮ形ソース８ｃ、Ｎ形ドレ
イン８ｄを同時に形成し、次に各素子の電極１２を形成
し、Ｂ ｉ −ＣＭＯ３集積回路を完成させる。
ンジスタ領域１５のＰ形ベース７を形成し、次にＰ形不
純物を導入しＰチャネルＭＯ８ＦＥＴ領域１８のソース
］、Ｏｂ、ｌヘレイン１０ｃ及びバーチカルＰＮＰ Ｉ
−ランジスタ領域１６のＰ形エミッタ１０ ａを形成す
る。次にＮ形不純物を導入しＮＰＮ ｌ−ランジスタ領
域１５のＮ形エミッタ８ａとバーチカルＰＮＰトランジ
スタ領域１６のＮ形ベースコンタク１〜８ｂ及びＮチャ
ネルＭＯ３ＦＥＴ領域１７のＮ形ソース８ｃ、Ｎ形ドレ
イン８ｄを同時に形成し、次に各素子の電極１２を形成
し、Ｂ ｉ −ＣＭＯ３集積回路を完成させる。
上述した従来のＢｉ−ＣＭＯ３集積回路におけるバーチ
カルＰＮＰ）ランジスタの製造方法では第３図（ａ）に
示したように、Ｎ形つェル９ｂを形成する時に、バーチ
カルＰＮＰトランジスタ領域１６のベース領域にＮ形不
純物を導入していなかったたため、バーチカルＰＮＰ１
〜ランジスタのコレクターエミッタ間耐圧く以下Ｂ Ｖ
ＣＥＯと記す）を高くするために、Ｎ形エピタキシャ
ル層４の厚さを厚くしていた。そのためバーチカルＰＮ
Ｐ１〜ランジスタの高周波特性、特に、遮断周波数（以
下ｆ。という）が低下し、又Ｎ Ｐ Ｎ ＋−ランジス
タに於いてもコレクタ直列抵抗（以下ｒｓｃという）が
増大するため、同時にｆＴの低下をもたらしていた。更
にバーチカルＩ） Ｎ Ｐ ｌ〜ランジスタ及びＮＰＮ
１〜ランシスタ両方に於て、最大コレクタ電流（以下Ｉ
ＣＭＡＸという）が大きくとれないという問題もあっ
た。
カルＰＮＰ）ランジスタの製造方法では第３図（ａ）に
示したように、Ｎ形つェル９ｂを形成する時に、バーチ
カルＰＮＰトランジスタ領域１６のベース領域にＮ形不
純物を導入していなかったたため、バーチカルＰＮＰ１
〜ランジスタのコレクターエミッタ間耐圧く以下Ｂ Ｖ
ＣＥＯと記す）を高くするために、Ｎ形エピタキシャ
ル層４の厚さを厚くしていた。そのためバーチカルＰＮ
Ｐ１〜ランジスタの高周波特性、特に、遮断周波数（以
下ｆ。という）が低下し、又Ｎ Ｐ Ｎ ＋−ランジス
タに於いてもコレクタ直列抵抗（以下ｒｓｃという）が
増大するため、同時にｆＴの低下をもたらしていた。更
にバーチカルＩ） Ｎ Ｐ ｌ〜ランジスタ及びＮＰＮ
１〜ランシスタ両方に於て、最大コレクタ電流（以下Ｉ
ＣＭＡＸという）が大きくとれないという問題もあっ
た。
本発明の半導体装置の製造方法は、第２導電形半導体基
板に選択的に第１導電形不純物と第２導電形不純物を導
入し埋込層を形成する工程と、これら埋込層を含む全面
に第１導電形エピタキシャル層を成長する工程と、前記
エピタキシャル層の一部分に選択的に第２導電形不純物
を導入し、バイポーラトランジスタの絶縁領域及び第１
． Ｍ Ｏ５ＦＥＴの第２導電形ウェルを形成する工程
と、絶縁領域て分離されたエピタキシャル層にバーチカ
ルバイポーラトランジスタの第２導電形コレクタを形成
する工程と、前記エピタキシャル層にバーチカルバイポ
ーラトランジスタの第１の導電形ベースと第２ＭＯＳＦ
ＥＴの第１導電形ウェルを同時に形成する工程と、第２
導電形不純物を導入し前記第１導電形ベースの内側にバ
ーチカルバイポーラトランジスタのエミッタと前記第２
ＭＯＳＦＥＴのソース及びドレインを同時に形成する工
程と、第１導電形不純物を導入し前記第２導電形ベース
領域のコンタクトをとる部分とバイポーラトランジスタ
のエミッタ領域と前記第１． Ｍ ＯＳ Ｆ ＥＴのソ
ース及びドレインを同時に形成する工程とを含んで構成
される。
板に選択的に第１導電形不純物と第２導電形不純物を導
入し埋込層を形成する工程と、これら埋込層を含む全面
に第１導電形エピタキシャル層を成長する工程と、前記
エピタキシャル層の一部分に選択的に第２導電形不純物
を導入し、バイポーラトランジスタの絶縁領域及び第１
． Ｍ Ｏ５ＦＥＴの第２導電形ウェルを形成する工程
と、絶縁領域て分離されたエピタキシャル層にバーチカ
ルバイポーラトランジスタの第２導電形コレクタを形成
する工程と、前記エピタキシャル層にバーチカルバイポ
ーラトランジスタの第１の導電形ベースと第２ＭＯＳＦ
ＥＴの第１導電形ウェルを同時に形成する工程と、第２
導電形不純物を導入し前記第１導電形ベースの内側にバ
ーチカルバイポーラトランジスタのエミッタと前記第２
ＭＯＳＦＥＴのソース及びドレインを同時に形成する工
程と、第１導電形不純物を導入し前記第２導電形ベース
領域のコンタクトをとる部分とバイポーラトランジスタ
のエミッタ領域と前記第１． Ｍ ＯＳ Ｆ ＥＴのソ
ース及びドレインを同時に形成する工程とを含んで構成
される。
次に本発明について図面を用いて説明する。
第１図は本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図である。
に示した半導体チップの断面図である。
まず、第１図（ａ）に示す様に、抵抗率が２０〜３０Ω
・ｃｍのＰ形半導体基板１にＮ形不純物としてヒ素（Ａ
ｓ）をイオン注入によって導入し、層抵抗ρＳが２０〜
３０Ω／口のＮ形埋込層２を形成する。次にＰ形不純物
としてボロンをイオン注入によって導入し、層抵抗が５
００〜６００Ω／口のＰ形埋込層３を形成する。
・ｃｍのＰ形半導体基板１にＮ形不純物としてヒ素（Ａ
ｓ）をイオン注入によって導入し、層抵抗ρＳが２０〜
３０Ω／口のＮ形埋込層２を形成する。次にＰ形不純物
としてボロンをイオン注入によって導入し、層抵抗が５
００〜６００Ω／口のＰ形埋込層３を形成する。
次に第１図（ｂ）に示すように、抵抗率が１〜３Ω・ｃ
ｍのＮ形エピタキシャル層４を約４μｍの厚さに成長す
る。次にバイポーラトランジスタを分離するために、Ｐ
形不純物としてボロンを導入し層抵抗２〜３にΩ／口の
Ｐ形絶縁層５ａとＮチャネルＭＯ３ＦＥＴ領域１７にＰ
形つェル５ｂをそしてバーチカルＰＮＰトランジスタ領
域１６にＰ形第］コレクタ５Ｃを形成する。
ｍのＮ形エピタキシャル層４を約４μｍの厚さに成長す
る。次にバイポーラトランジスタを分離するために、Ｐ
形不純物としてボロンを導入し層抵抗２〜３にΩ／口の
Ｐ形絶縁層５ａとＮチャネルＭＯ３ＦＥＴ領域１７にＰ
形つェル５ｂをそしてバーチカルＰＮＰトランジスタ領
域１６にＰ形第］コレクタ５Ｃを形成する。
次に第１図（ｃ）に示す様に、Ｎ形不純物としてリン（
Ｐ＋）をイオン注入により導入し、層抵抗が１〜数にΩ
／口のＰチャネルＭＯ３ＦＥＴ領域】８のＮ形つェル９
１）と、バーチカルＰＮＰトランジスタ領域１６のＰ形
エミッタ１０ａを内側に含む様にＮ形ベース９ａを同時
に形成する。
Ｐ＋）をイオン注入により導入し、層抵抗が１〜数にΩ
／口のＰチャネルＭＯ３ＦＥＴ領域】８のＮ形つェル９
１）と、バーチカルＰＮＰトランジスタ領域１６のＰ形
エミッタ１０ａを内側に含む様にＮ形ベース９ａを同時
に形成する。
次に第１図（ｄ）に示す様に、各ＭＯ８ＦＥＴ領域にグ
ー１〜酸化膜１４を介してポリシリコンからなるグー１
〜電極１１を形成する。次でＮ形不純物としてＡ、 ｓ
をイオン注入により導入し、ＮチャネルＭＯ３ＦＥＴ領
域］７のソース８ｃとドレイン８ｄと、バーチカルＰＮ
Ｐ！−ランジスタ領域１６のベースコンタクト８ｂ及び
ＮＰＮ）ランジスタ領域１５のエミッタ８ａを同時に形
成する。
ー１〜酸化膜１４を介してポリシリコンからなるグー１
〜電極１１を形成する。次でＮ形不純物としてＡ、 ｓ
をイオン注入により導入し、ＮチャネルＭＯ３ＦＥＴ領
域］７のソース８ｃとドレイン８ｄと、バーチカルＰＮ
Ｐ！−ランジスタ領域１６のベースコンタクト８ｂ及び
ＮＰＮ）ランジスタ領域１５のエミッタ８ａを同時に形
成する。
次にＰ形不純物としてボロンを導入し、ＰチャネルＭＯ
３ＦＥＴ領域１８のソース１０ｂ、ドレイン１． Ｏｃ
を同時に形成する。次にＡρにて各トラジスタの電極１
２を形成しＢ ｉ −ＣＭＯ３集積回路を完成させる。
３ＦＥＴ領域１８のソース１０ｂ、ドレイン１． Ｏｃ
を同時に形成する。次にＡρにて各トラジスタの電極１
２を形成しＢ ｉ −ＣＭＯ３集積回路を完成させる。
第２図は本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図である。
に示した半導体チップの断面図である。
この実施例では、第２図（ａ＞に示す様に、第１の実施
例と同様各Ｎ形及びＰ形埋込層２，３を形成した後、第
２図（１〕）に示す様に、Ｎ形エピタキシャル層４を形
成し、次にＰ形不純物としてホロンを導入して層抵抗が
１０〜２０Ω／口のバーチカルＰ Ｎ Ｐ ｌ−ランジ
スタ領域１６のＰ形第１コｌ／クタ５Ｃを単独で形成す
る。次にＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ領域１７のＰ
形つェル５ｂと同時にバーチカルＰＮＰ）ランジスタ領
域］６のベース領域であるＮ形エピタキシャル領域を完
全に埋める様にＰ形第２コレクタ１９を形成する。以降
の製造方法は第１の実施例と同じである。
例と同様各Ｎ形及びＰ形埋込層２，３を形成した後、第
２図（１〕）に示す様に、Ｎ形エピタキシャル層４を形
成し、次にＰ形不純物としてホロンを導入して層抵抗が
１０〜２０Ω／口のバーチカルＰ Ｎ Ｐ ｌ−ランジ
スタ領域１６のＰ形第１コｌ／クタ５Ｃを単独で形成す
る。次にＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ領域１７のＰ
形つェル５ｂと同時にバーチカルＰＮＰ）ランジスタ領
域］６のベース領域であるＮ形エピタキシャル領域を完
全に埋める様にＰ形第２コレクタ１９を形成する。以降
の製造方法は第１の実施例と同じである。
すなわち、第２図（Ｃ）に示すようにＰチャネルＭＯ８
ＦＥＴ領域】８のＮ形つェル９ｂと、バーチカルＰＮＰ
トランジスタ領域１６のＮ形ベース９ａを同時に形成す
る。次に第２図（ｄ）に示すように、ＮチャネルＭＯ３
ＦＥＴ領域１７のソース８Ｃとドレイン８ｄと、バーチ
カルＰＮＰトランジスタ領域１６のべ〜スコンタクト８
１〕及びＮＰＮＩ〜ランシスタ領域１５のエミッタ８ａ
を同時に形成する。次でＰチャネルＭＯＳ Ｆ ＥＴ領
域１８のソース］、 ＯＩ） 、 ドレイン１． Ｏ
ｃを同時に形成したのち、各１〜ラシスタの電極１２に
形成してＢ ｉ−ＣＭＯ３集積回路を完成させる。
ＦＥＴ領域】８のＮ形つェル９ｂと、バーチカルＰＮＰ
トランジスタ領域１６のＮ形ベース９ａを同時に形成す
る。次に第２図（ｄ）に示すように、ＮチャネルＭＯ３
ＦＥＴ領域１７のソース８Ｃとドレイン８ｄと、バーチ
カルＰＮＰトランジスタ領域１６のべ〜スコンタクト８
１〕及びＮＰＮＩ〜ランシスタ領域１５のエミッタ８ａ
を同時に形成する。次でＰチャネルＭＯＳ Ｆ ＥＴ領
域１８のソース］、 ＯＩ） 、 ドレイン１． Ｏ
ｃを同時に形成したのち、各１〜ラシスタの電極１２に
形成してＢ ｉ−ＣＭＯ３集積回路を完成させる。
以」二の様に本箱２の実施例によって形成された三重拡
散構造のＰＮＰ ｌ−ランジスタは、Ｎ形エピタキシャ
ル層４をコレクタとして使用する第１の実施例と比較し
、Ｎ形エピタキシャル層４をＰ形の第２コレクタ１９に
変えることによりコレクタ抵抗が小さくなるためｆＴが
向上し、高周波特性が優れたものとなるという利点があ
る。
散構造のＰＮＰ ｌ−ランジスタは、Ｎ形エピタキシャ
ル層４をコレクタとして使用する第１の実施例と比較し
、Ｎ形エピタキシャル層４をＰ形の第２コレクタ１９に
変えることによりコレクタ抵抗が小さくなるためｆＴが
向上し、高周波特性が優れたものとなるという利点があ
る。
以上説明した様に本発明によれば、バーチカルバイポー
ラトランジスタのベースと第１のＭＯＳＦＥＴの第１導
電形ウェルを同時に形成することにより、バーチカルバ
イパーラトランジスタのｆｒが向」ニし高周波特性が改
善でき、またバーチカルバイポーラトランジスタのＩ
ＣＭＡＸを向上させることかてきる。更にバイポーラト
ランジスタのｆ、も改善できる効果がある。
ラトランジスタのベースと第１のＭＯＳＦＥＴの第１導
電形ウェルを同時に形成することにより、バーチカルバ
イパーラトランジスタのｆｒが向」ニし高周波特性が改
善でき、またバーチカルバイポーラトランジスタのＩ
ＣＭＡＸを向上させることかてきる。更にバイポーラト
ランジスタのｆ、も改善できる効果がある。
第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの断面図、第３図は従来例を
説明するための半導体チップの断面図である。 １・・・Ｐ形半導体基板、２・・・Ｎ形埋込層、３・・
・Ｐ形埋込層、４・・・Ｎ形エピタキシャル層、５ａ・
・・Ｐ形絶縁層、５ｂ・・・Ｐ形つェル、５ｃ・・・Ｐ
形第１コレクタ、６・・・Ｎ形コレクタ、７・・・Ｐ形
ベース、８ａ・・・Ｎ形エミッタ、８ｂ・・・Ｎ形ベー
スコンタクト、８Ｃ・・・Ｎ形ソース、８ｄ・・・Ｎ形
ドレイン、９ａ・・・Ｎ形ベース、９ｂ・・・Ｎ形つェ
ル、１０ａ・・・Ｐ形エミッタ、１０ｂ・・・Ｐ形ソー
ス、１０ｃ・・・Ｐ形ドレイン、１］・・・ゲート電極
、１２・・・電極、１３・・・絶縁酸化膜、】４・・・
ゲート酸化膜、］５・・・ＮＰＮトランジスタ領域、］
６・・・バーチカルＰＮＰトランジスタ領域、１７ ・
ＮチャネルＭＯ３ＦＥＴ領域、１８・・・ＰチャネルＭ
Ｏ３ＦＥＴ領域、１９・・・Ｐ形第２コレクタ。
明するための半導体チップの断面図、第３図は従来例を
説明するための半導体チップの断面図である。 １・・・Ｐ形半導体基板、２・・・Ｎ形埋込層、３・・
・Ｐ形埋込層、４・・・Ｎ形エピタキシャル層、５ａ・
・・Ｐ形絶縁層、５ｂ・・・Ｐ形つェル、５ｃ・・・Ｐ
形第１コレクタ、６・・・Ｎ形コレクタ、７・・・Ｐ形
ベース、８ａ・・・Ｎ形エミッタ、８ｂ・・・Ｎ形ベー
スコンタクト、８Ｃ・・・Ｎ形ソース、８ｄ・・・Ｎ形
ドレイン、９ａ・・・Ｎ形ベース、９ｂ・・・Ｎ形つェ
ル、１０ａ・・・Ｐ形エミッタ、１０ｂ・・・Ｐ形ソー
ス、１０ｃ・・・Ｐ形ドレイン、１］・・・ゲート電極
、１２・・・電極、１３・・・絶縁酸化膜、】４・・・
ゲート酸化膜、］５・・・ＮＰＮトランジスタ領域、］
６・・・バーチカルＰＮＰトランジスタ領域、１７ ・
ＮチャネルＭＯ３ＦＥＴ領域、１８・・・ＰチャネルＭ
Ｏ３ＦＥＴ領域、１９・・・Ｐ形第２コレクタ。
Claims (1)
- 第２導電形半導体基板に選択的に第１導電形不純物と
第２導電形不純物を導入し埋込層を形成する工程と、こ
れら埋込層を含む全面に第１導電形エピタキシャル層を
成長する工程と、前記エピタキシャル層の一部分に選択
的に第２導電形不純物を導入し、バイポーラトランジス
タの絶縁領域及ひ第１ＭＯＳＦＥＴの第２導電形ウェル
を形成する工程と、絶縁領域で分離されたエピタキシャ
ル層にバーチカルバイポーラトランジスタの第２導電形
コレクタを形成する工程と、前記エピタキシャル層にバ
ーチカルバイポーラトランジスタの第１の導電形ベース
と第２ＭＯＳＦＥＴの第１導電形ウェルを同時に形成す
る工程と、第２導電形不純物を導入し前記第１導電形ベ
ースの内側にバーチカルバイポーラトランジスタのエミ
ッタと前記第２ＭＯＳＦＥＴのソース及びドレインを同
時に形成する工程と、第１導電形不純物を導入し前記第
２導電形ベース領域のコンタクトをとる部分とバイポー
ラトランジスタのエミッタ領域と前記第１ＭＯＳＦＥＴ
のソース及びドレインを同時に形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126208A JPH0425067A (ja) | 1990-05-16 | 1990-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126208A JPH0425067A (ja) | 1990-05-16 | 1990-05-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425067A true JPH0425067A (ja) | 1992-01-28 |
Family
ID=14929395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126208A Pending JPH0425067A (ja) | 1990-05-16 | 1990-05-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425067A (ja) |
-
1990
- 1990-05-16 JP JP2126208A patent/JPH0425067A/ja active Pending
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