JPH0425170A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH0425170A JPH0425170A JP2130668A JP13066890A JPH0425170A JP H0425170 A JPH0425170 A JP H0425170A JP 2130668 A JP2130668 A JP 2130668A JP 13066890 A JP13066890 A JP 13066890A JP H0425170 A JPH0425170 A JP H0425170A
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- Japan
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- insulating film
- film
- semiconductor memory
- memory device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置の製造装置に関するものである
。
。
従来の技術
高集積半導体メモリ用メモリセルとして一つのトランジ
スタと一つの容量部から構成されたいわゆる゛１トラン
ジスタ型″メモリセルは 構成要素が少なく、セル面積
の微小化が容易なため広く使われている。近年 半導体
メモ１月ヨ 高集積化と大容量化が追求され 素子の
微細化が要請されている。 １トランジスタ型メモリセ
ルにおいて（よ情報判定の容易さ、放射線への耐性を維
持するために メモリセル容量の減少は極力避けなけれ
ばならない。そこで、当初のプレーナ型構造に比べ比較
的大きな蓄積容量が得られるスタック型の蓄積キャパシ
タが提供されている。
スタと一つの容量部から構成されたいわゆる゛１トラン
ジスタ型″メモリセルは 構成要素が少なく、セル面積
の微小化が容易なため広く使われている。近年 半導体
メモ１月ヨ 高集積化と大容量化が追求され 素子の
微細化が要請されている。 １トランジスタ型メモリセ
ルにおいて（よ情報判定の容易さ、放射線への耐性を維
持するために メモリセル容量の減少は極力避けなけれ
ばならない。そこで、当初のプレーナ型構造に比べ比較
的大きな蓄積容量が得られるスタック型の蓄積キャパシ
タが提供されている。
例えば第３図に示す構造で（よ 隣接セルのワド線の上
部を含むフィールド酸化膜２の上部領域が蓄積キャパシ
タに用いられるので、当初のプレす構造に比べ 蓄積容
量が増大する。第３図において、 １はＰ型シリコン基
板 ２はフィールド酸化膜 ３はＰ型チャンネルストッ
パー、 ４はゲト酸化Ｉｌ！、 ５はゲート電極 ６
はｎ＋型ソース・ドレイン領域 ７は蓄積電極 ８は誘
電体風 ９はプレート電極を示づ−０ 発明が解決しようとする課題 しかしながら、更に高集積化と素子の微細化が進む段階
において従来のスタック型キャパシタでは蓄積容量が不
十分である。本発明は上述の課題に鑑みて成されたもの
て 十分に大きな蓄積容量を持つ半導体記憶装置を提供
することを目的とする。
部を含むフィールド酸化膜２の上部領域が蓄積キャパシ
タに用いられるので、当初のプレす構造に比べ 蓄積容
量が増大する。第３図において、 １はＰ型シリコン基
板 ２はフィールド酸化膜 ３はＰ型チャンネルストッ
パー、 ４はゲト酸化Ｉｌ！、 ５はゲート電極 ６
はｎ＋型ソース・ドレイン領域 ７は蓄積電極 ８は誘
電体風 ９はプレート電極を示づ−０ 発明が解決しようとする課題 しかしながら、更に高集積化と素子の微細化が進む段階
において従来のスタック型キャパシタでは蓄積容量が不
十分である。本発明は上述の課題に鑑みて成されたもの
て 十分に大きな蓄積容量を持つ半導体記憶装置を提供
することを目的とする。
課題を解決するための手段
本発明（よ 半導体基板上に形成されたトランジスタ」
−に絶縁膜を形成する工程と、前記トランジスタのソー
ス領域上の前記絶縁膜に細孔を形成し前記ソース領域に
接するように前記細孔中及び前記絶縁膜上部に導電体基
体を形成する工程と、前記絶縁膜の上部を除去し 前記
導電体基体の表面及び絶縁膜の表面に選択的に導電体層
を形成して、前記導電体基体及び前記導電体層よりなる
蓄積電極を形成する工程と、前記蓄積電極の表出面上に
誘電体膜を形成する工程と、前記誘電体膜上に導体電極
を形成する工程を含むことを特徴とする半導体記憶装置
の製造方法である。
−に絶縁膜を形成する工程と、前記トランジスタのソー
ス領域上の前記絶縁膜に細孔を形成し前記ソース領域に
接するように前記細孔中及び前記絶縁膜上部に導電体基
体を形成する工程と、前記絶縁膜の上部を除去し 前記
導電体基体の表面及び絶縁膜の表面に選択的に導電体層
を形成して、前記導電体基体及び前記導電体層よりなる
蓄積電極を形成する工程と、前記蓄積電極の表出面上に
誘電体膜を形成する工程と、前記誘電体膜上に導体電極
を形成する工程を含むことを特徴とする半導体記憶装置
の製造方法である。
作用
本発明は上述の構成により、メモリキャパシタは蓄積電
極の表面に形成されるたム 十分に大きな蓄積容量を持
つ半導体記憶装置を得ることができる。
極の表面に形成されるたム 十分に大きな蓄積容量を持
つ半導体記憶装置を得ることができる。
実施例
第１図に本発明の一実施例における半導体記憶装置の構
造を示す。第２図（ａ）〜（ｄ）は本実施例の製造方法
を説明するための工程断面図である。第１図に示す半導
体記憶装置が完成するまでの製造方法を以下図面を用い
て本発明の詳細な説明する。
造を示す。第２図（ａ）〜（ｄ）は本実施例の製造方法
を説明するための工程断面図である。第１図に示す半導
体記憶装置が完成するまでの製造方法を以下図面を用い
て本発明の詳細な説明する。
Ｐ型シリコン基板１上で分離領域となる部分にＰ型チャ
ンネルストッパー３を下部に有するフィルド酸化膜２を
形成する。次にゲート酸化膜４、ゲート電極５、ソース
・ドレイン領域６を形成しＭＯ３＋−ランジスタを作製
する。電荷蓄積電極コンタクトのためのｎ＋ポリシリコ
ン７を形成した後、層間絶縁膜となる５１０２膜８、Ｓ
ｉ３Ｎ４膜１２．５１０２膜１３を堆積する。次にＭＯ
Ｓトランジスタのソース・ドレイン領域６と電荷蓄積電
極との接続のためのコンタクトホール１４を形成する（
第２図（ａ））。
ンネルストッパー３を下部に有するフィルド酸化膜２を
形成する。次にゲート酸化膜４、ゲート電極５、ソース
・ドレイン領域６を形成しＭＯ３＋−ランジスタを作製
する。電荷蓄積電極コンタクトのためのｎ＋ポリシリコ
ン７を形成した後、層間絶縁膜となる５１０２膜８、Ｓ
ｉ３Ｎ４膜１２．５１０２膜１３を堆積する。次にＭＯ
Ｓトランジスタのソース・ドレイン領域６と電荷蓄積電
極との接続のためのコンタクトホール１４を形成する（
第２図（ａ））。
次にＣＶＤ法により第一のｎ＋ポリシリコン１５を堆積
し 異方性エツチングでパターン形成を行う（第２図（
ｂ））。次にウェットエツチングにより、 Ｓｉ３Ｎ４
膜１２をストッパーとして５ｉ０２膜１３を除去する。
し 異方性エツチングでパターン形成を行う（第２図（
ｂ））。次にウェットエツチングにより、 Ｓｉ３Ｎ４
膜１２をストッパーとして５ｉ０２膜１３を除去する。
そしてＣＶＤ法により全表面に第二のｎ＋ポリシリコン
膜１６を形成する（第２図（Ｃ））。次に異方性エツチ
ングにより上面に向かって表出している第二のｎ＋ポリ
シリコン１６を選択的に除去Ｌ 電荷蓄積電極９が形成
される（第２図（ｄ））。
膜１６を形成する（第２図（Ｃ））。次に異方性エツチ
ングにより上面に向かって表出している第二のｎ＋ポリ
シリコン１６を選択的に除去Ｌ 電荷蓄積電極９が形成
される（第２図（ｄ））。
そして電荷蓄積電極９の表面に誘電体膜１０を形成し
さらにこの上部にプレート電極となるｎ１ポリシリコン
１１を堆積して、第１図に示した構造の半導体記憶装置
を得る。
さらにこの上部にプレート電極となるｎ１ポリシリコン
１１を堆積して、第１図に示した構造の半導体記憶装置
を得る。
このように本実施例によれば メモリセルの蓄積容量の
増大を容易に実現できる。更（ミ 電荷蓄積部はほぼ基
板から絶縁されているたぬ 隣接セル間の蓄積電荷のリ
ークがなく、またα線が原因で半導体基板中に電子や正
孔が発生して耘 これらが電荷蓄積電極に集まりにくく
、従ってα線によるソフトエラーにも強い。
増大を容易に実現できる。更（ミ 電荷蓄積部はほぼ基
板から絶縁されているたぬ 隣接セル間の蓄積電荷のリ
ークがなく、またα線が原因で半導体基板中に電子や正
孔が発生して耘 これらが電荷蓄積電極に集まりにくく
、従ってα線によるソフトエラーにも強い。
発明の詳細
な説明したように本発明の半導体記憶装置の製造方法に
よれは ソフトエラー耐性が高く、しかも高集積化され
た半導体記憶装置を容易に得ることができる。
よれは ソフトエラー耐性が高く、しかも高集積化され
た半導体記憶装置を容易に得ることができる。
第１図は本発明の一実施例の半導体記憶装置の断面構造
医 第２図（ａ）〜（ｄ）は同製造方法を示す工程断面
＠ 第３図は従来の半導体装置の断面図である。 １・・・Ｐ型シリコン基楓 ２・・・分離絶縁万人 ３
・・・Ｐ型チャンネルストッパー、 ４・・・ゲート酸
化１１Ｕ５・・・ゲート電楓 ６・・・ｎ十型ソース・
ドレイン領域７・・・ｎ＋ポリシリコン、 ８・・・層
間絶縁風 ９・・・電荷蓄積電板 １０・・・誘電休風
１１・・・プレート電極代理人の氏名 弁理士 粟野
重孝 はか１名韻 シ ー ン 浦 雰 ハ ハ ）禦 トエエ 〕禦−唸 む、 （ト −ＮＣｆ＞寸噂くさ■）ミミ 区 、Ｉ
医 第２図（ａ）〜（ｄ）は同製造方法を示す工程断面
＠ 第３図は従来の半導体装置の断面図である。 １・・・Ｐ型シリコン基楓 ２・・・分離絶縁万人 ３
・・・Ｐ型チャンネルストッパー、 ４・・・ゲート酸
化１１Ｕ５・・・ゲート電楓 ６・・・ｎ十型ソース・
ドレイン領域７・・・ｎ＋ポリシリコン、 ８・・・層
間絶縁風 ９・・・電荷蓄積電板 １０・・・誘電休風
１１・・・プレート電極代理人の氏名 弁理士 粟野
重孝 はか１名韻 シ ー ン 浦 雰 ハ ハ ）禦 トエエ 〕禦−唸 む、 （ト −ＮＣｆ＞寸噂くさ■）ミミ 区 、Ｉ
Claims (2)
- （１）半導体基板上に形成されたトランジスタ上に絶縁
膜を形成する工程と、前記トランジスタのソース領域上
の前記絶縁膜に細孔を形成し、前記ソース領域に接する
ように前記細孔中及び前記絶縁膜上部に導電体基体を形
成する工程と、前記絶縁膜の上部を除去し、前記導電体
基体の表面及び絶縁膜の表面に選択的に導電体層を形成
して、前記導電体基体及び前記導電体層よりなる蓄積電
極を形成する工程と、前記蓄積電極の表出面上に誘電体
膜を形成する工程と、前記誘電体膜上に導体電極を形成
する工程を含むことを特徴とする半導体記憶装置の製造
方法。 - （２）前記絶縁膜がＳｉＯ＿２膜、Ｓｉ＿３Ｎ＿４膜、
ＳｉＯ＿２膜の３層構造であることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130668A JPH0425170A (ja) | 1990-05-21 | 1990-05-21 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130668A JPH0425170A (ja) | 1990-05-21 | 1990-05-21 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425170A true JPH0425170A (ja) | 1992-01-28 |
Family
ID=15039761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130668A Pending JPH0425170A (ja) | 1990-05-21 | 1990-05-21 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425170A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169068A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | 半導体メモリセル及びその製造方法 |
| US5323038A (en) * | 1992-04-16 | 1994-06-21 | Micron Technology, Inc. | Array of finned memory cell capacitors on a semiconductor substrate |
| JPH06196649A (ja) * | 1992-12-08 | 1994-07-15 | Nec Corp | 半導体装置の製造方法 |
| JPH077086A (ja) * | 1992-12-30 | 1995-01-10 | Hyundai Electron Ind Co Ltd | 半導体記憶装置の電荷保存電極製造方法 |
| US5629228A (en) * | 1992-07-23 | 1997-05-13 | Texas Instruments Incorporated | Method of making stacked DRAM capacitor structure by using a conformal conductor |
| US6093943A (en) * | 1992-03-13 | 2000-07-25 | Fujitsu Limited | Semiconductor device and method of producing the same |
-
1990
- 1990-05-21 JP JP2130668A patent/JPH0425170A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093943A (en) * | 1992-03-13 | 2000-07-25 | Fujitsu Limited | Semiconductor device and method of producing the same |
| US5323038A (en) * | 1992-04-16 | 1994-06-21 | Micron Technology, Inc. | Array of finned memory cell capacitors on a semiconductor substrate |
| US5629228A (en) * | 1992-07-23 | 1997-05-13 | Texas Instruments Incorporated | Method of making stacked DRAM capacitor structure by using a conformal conductor |
| US5952688A (en) * | 1992-07-23 | 1999-09-14 | Texas Instruments Incorporated | Stacked DRAM structure |
| JPH06169068A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | 半導体メモリセル及びその製造方法 |
| JPH06196649A (ja) * | 1992-12-08 | 1994-07-15 | Nec Corp | 半導体装置の製造方法 |
| JPH077086A (ja) * | 1992-12-30 | 1995-01-10 | Hyundai Electron Ind Co Ltd | 半導体記憶装置の電荷保存電極製造方法 |
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