JPH0425242A - 遅延ロックループ回路 - Google Patents
遅延ロックループ回路Info
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- JPH0425242A JPH0425242A JP2130612A JP13061290A JPH0425242A JP H0425242 A JPH0425242 A JP H0425242A JP 2130612 A JP2130612 A JP 2130612A JP 13061290 A JP13061290 A JP 13061290A JP H0425242 A JPH0425242 A JP H0425242A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｅ産業上の利用分野〕
この発明は、スペクトラム拡散信号の受信に用いられる
遅延ロックループ回路に関するものである。
遅延ロックループ回路に関するものである。
第３図は例えば、電波研究所季報第２５巻第１３３号（
１９７９年６月）の第１３３〜１５９頁に掲載の［多重
化ディジタル５ＳＲＡ装置の開発と実験構想」に示され
た、従来の遅延ロックループ回路を示すブロンク図であ
る。図において、１は受信信号が入力される入力端子で
あり、２はｎ段の帰還シフトレジスタによって構成され
、その第ｎ段より第１の疑似雑音符号信号（以下、ＰＮ
Ｅ符号という）を出力し、第（ｎ−１）段より当該ＰＳ
Ｅ符号より１クロック分位相の遅れた第２の疑似雑音符
号信号（以下、ＰＮＬ符号という）を出力する局部疑似
雑音符号発生器（以下、局部ＰＮ符号発生器という）で
ある。
１９７９年６月）の第１３３〜１５９頁に掲載の［多重
化ディジタル５ＳＲＡ装置の開発と実験構想」に示され
た、従来の遅延ロックループ回路を示すブロンク図であ
る。図において、１は受信信号が入力される入力端子で
あり、２はｎ段の帰還シフトレジスタによって構成され
、その第ｎ段より第１の疑似雑音符号信号（以下、ＰＮ
Ｅ符号という）を出力し、第（ｎ−１）段より当該ＰＳ
Ｅ符号より１クロック分位相の遅れた第２の疑似雑音符
号信号（以下、ＰＮＬ符号という）を出力する局部疑似
雑音符号発生器（以下、局部ＰＮ符号発生器という）で
ある。
３は入力端子ｌからの受信信号と局部ＰＮ符号発生器２
から出力されるＰＮＰ符号との相関をとる第１の相関器
であり、４は同じく受信信号と局部ＰＮ符号発生器２か
らのＰＮＬ符号との相関をとる第２の相関器である。５
．６は受信信号とＰＮＥ符号もしくはＰＮＬ符号を乗算
する乗算器、７．８はこの乗算器５あるいは６に接続さ
れたバンドパスフィルタであり、９．１０はバンドパス
フィルタ７あるいは８に接続された二乗検波器である。
から出力されるＰＮＰ符号との相関をとる第１の相関器
であり、４は同じく受信信号と局部ＰＮ符号発生器２か
らのＰＮＬ符号との相関をとる第２の相関器である。５
．６は受信信号とＰＮＥ符号もしくはＰＮＬ符号を乗算
する乗算器、７．８はこの乗算器５あるいは６に接続さ
れたバンドパスフィルタであり、９．１０はバンドパス
フィルタ７あるいは８に接続された二乗検波器である。
１１は加算器によって構成されて、前記第１の相関器３
の出力と第２の相関器４の出力とを合成する合成回路で
あり、１２はこの合成回路１１の出力を受けて、それを
直流電圧信号に変換するループフィルタである。１３は
このループフィルタ１２からの直流電圧信号によって出
力信号の発振周波数が制御され、その出力信号を局部Ｐ
Ｎ符号発生器２に入力して当該局部ＰＮ符号発生器２の
出力位相を制御する電圧制御発振器（以下、ＶＣＯとい
う）である。
の出力と第２の相関器４の出力とを合成する合成回路で
あり、１２はこの合成回路１１の出力を受けて、それを
直流電圧信号に変換するループフィルタである。１３は
このループフィルタ１２からの直流電圧信号によって出
力信号の発振周波数が制御され、その出力信号を局部Ｐ
Ｎ符号発生器２に入力して当該局部ＰＮ符号発生器２の
出力位相を制御する電圧制御発振器（以下、ＶＣＯとい
う）である。
１４は局部ＰＮ符号発生器２の出力するＰＮＥ符号を１
／２クロック分だけ遅延させた疑似雑音符号信号（以下
、ＰＮＭ符号という）を生成する１／２ビット遅延回路
である。１５はこの１／２ビット遅延回路１４の生成し
たＰＮＭ符号と、入力端子１に入力された受信信号上の
同期捕捉を行う同期捕捉回路である。
／２クロック分だけ遅延させた疑似雑音符号信号（以下
、ＰＮＭ符号という）を生成する１／２ビット遅延回路
である。１５はこの１／２ビット遅延回路１４の生成し
たＰＮＭ符号と、入力端子１に入力された受信信号上の
同期捕捉を行う同期捕捉回路である。
次に動作について説明する。スペクトラム拡散通信にお
いては、まず局部ＰＮ符号発生器２の第ｎ段から出力さ
れるＰＮＥ符号を１／２ビット遅延回路１４に送ってＰ
ＮＭ符号を生成する。次いでそのＰＮＭ符号を同期捕捉
回路１５に送り、入力端子１からの受信信号との同期捕
捉を行うことによって粗同期をとる。このようにして同
期捕捉が行われた後、遅延ロックループ回路によって受
信信号とＰＮＭ符号の精密な位相同期が取られる。
いては、まず局部ＰＮ符号発生器２の第ｎ段から出力さ
れるＰＮＥ符号を１／２ビット遅延回路１４に送ってＰ
ＮＭ符号を生成する。次いでそのＰＮＭ符号を同期捕捉
回路１５に送り、入力端子１からの受信信号との同期捕
捉を行うことによって粗同期をとる。このようにして同
期捕捉が行われた後、遅延ロックループ回路によって受
信信号とＰＮＭ符号の精密な位相同期が取られる。
以下、この遅延ロックループ回路の動作を説明する。入
力端子１より入力された受信信号は、第１の相関器３と
第２の相関器４とに入力され、その乗算器５もしくは６
によって局部ＰＮ符号発生器２の出力するＰＮＥ符号あ
るいはＰＮＬ符号と乗算される。ここで、ＰＮＥ符号は
位相がＰＮＭ符号より１／２クロック分だけ進んだもの
となっており、ＰＮＬ符号は１／２クロック分だけ遅れ
たものとなっている。この乗算器５あるいは６の出力は
バンドパスフィルタフあるいは８を経て二乗検波器９も
しくは１０に送られて検波される。
力端子１より入力された受信信号は、第１の相関器３と
第２の相関器４とに入力され、その乗算器５もしくは６
によって局部ＰＮ符号発生器２の出力するＰＮＥ符号あ
るいはＰＮＬ符号と乗算される。ここで、ＰＮＥ符号は
位相がＰＮＭ符号より１／２クロック分だけ進んだもの
となっており、ＰＮＬ符号は１／２クロック分だけ遅れ
たものとなっている。この乗算器５あるいは６の出力は
バンドパスフィルタフあるいは８を経て二乗検波器９も
しくは１０に送られて検波される。
第４図（ａ）および（ｂ）にこの二乗検波器９，１０の
出力特性を示す。図において、縦軸は電圧を示し、横軸
は受信信号に含まれる疑似雑音符号（以下、ＰＮ符号と
いう）の時間遅れの正確な値からの時間ずれを示してい
る。また、Ｔｃは■Ｃ０１３のクロック周期時間である
。この第４図（ａ）（ｂ）に示されるように、二乗検波
器９の出力は受信信号の位相がロックされる点より−Ｔ
ｃ／２だけ進んだ点で最大となり、二乗検波器１０の出
力は受信信号の位相がロックされる点よりＴＣ／２だけ
遅れた点で最大となる。
出力特性を示す。図において、縦軸は電圧を示し、横軸
は受信信号に含まれる疑似雑音符号（以下、ＰＮ符号と
いう）の時間遅れの正確な値からの時間ずれを示してい
る。また、Ｔｃは■Ｃ０１３のクロック周期時間である
。この第４図（ａ）（ｂ）に示されるように、二乗検波
器９の出力は受信信号の位相がロックされる点より−Ｔ
ｃ／２だけ進んだ点で最大となり、二乗検波器１０の出
力は受信信号の位相がロックされる点よりＴＣ／２だけ
遅れた点で最大となる。
二乗検波器９，１０の出力は合成回路１１に入力され、
二乗検波器９の出力を位相反転して、乗積波器１０の出
力との和をとることによって合成される。従って、この
合成回路１１からは、第４図（ｃ）に示すようなＳ字状
の出力特性が得られる。
二乗検波器９の出力を位相反転して、乗積波器１０の出
力との和をとることによって合成される。従って、この
合成回路１１からは、第４図（ｃ）に示すようなＳ字状
の出力特性が得られる。
この合成回路１１の出力信号がループフィルタ１２を介
して、ＶＣＯ１３に給供される。この■Ｃ０１３はルー
プフィルタ１２の出力する直流電圧信号によってその発
振周波数が制御され、■Ｃ０１３の出力信号は局部ＰＮ
符号発生器２に入力される。すなわち、ＶＣＯ１３の発
振周波数ｌこ対応した位相で、局部ＰＮ符号発生器２か
ら出力されるＰＮＥ符号とＰＮＬ符号とを用いてそれぞ
れ受信信号との相関をとり、合成回路１１から出力され
るこれら２つの相関出力の差分が“’ｏ”、すなわち第
２図（ｃ）の安定点となるように受信信号のＰＮ符号の
位相を追い込む。
して、ＶＣＯ１３に給供される。この■Ｃ０１３はルー
プフィルタ１２の出力する直流電圧信号によってその発
振周波数が制御され、■Ｃ０１３の出力信号は局部ＰＮ
符号発生器２に入力される。すなわち、ＶＣＯ１３の発
振周波数ｌこ対応した位相で、局部ＰＮ符号発生器２か
ら出力されるＰＮＥ符号とＰＮＬ符号とを用いてそれぞ
れ受信信号との相関をとり、合成回路１１から出力され
るこれら２つの相関出力の差分が“’ｏ”、すなわち第
２図（ｃ）の安定点となるように受信信号のＰＮ符号の
位相を追い込む。
上記合成回路１１の出力が“０パとなった時点で受信信
号のＰＮ符号と局部ＰＮ符号発生器２がら出力されたＰ
ＮＭ符号との位相同期がとられたことになる。
号のＰＮ符号と局部ＰＮ符号発生器２がら出力されたＰ
ＮＭ符号との位相同期がとられたことになる。
ここで、第１の相関器３と第２の相関器４との間で利得
のバランスが崩れると、合成回路１１の出力に一定のオ
フセット電圧が現れるために同期確立に悪影響を及ぼす
問題が発生する。以下この点について具体例で説明する
。
のバランスが崩れると、合成回路１１の出力に一定のオ
フセット電圧が現れるために同期確立に悪影響を及ぼす
問題が発生する。以下この点について具体例で説明する
。
第１の相関器３を構成する乗算器５、バンドパスフィル
タ７、二乗検波器９の入出力特性が第２の相関器４を構
成する乗算器６、バンドパスフィルタ８、二乗検波器１
０の人出力特性より劣化しているならば、二乗検波器９
．ｌＯから出力されるピークレベルはそれぞれ第５図（
ａ）、 （ｂ）のようになる。これより、二乗検波器９
から出力されるピークレベルは二乗検波器１０がら出力
されるピークレベルより小さいことがわかる。
タ７、二乗検波器９の入出力特性が第２の相関器４を構
成する乗算器６、バンドパスフィルタ８、二乗検波器１
０の人出力特性より劣化しているならば、二乗検波器９
．ｌＯから出力されるピークレベルはそれぞれ第５図（
ａ）、 （ｂ）のようになる。これより、二乗検波器９
から出力されるピークレベルは二乗検波器１０がら出力
されるピークレベルより小さいことがわかる。
この二乗検波器９．１０の出力を合成する合成回路１１
の出力波形は、第５図（ｃ）に示すようになる。従って
、受信信号のＰＮ符号と局部ＰＮ符号発生器２からのＰ
ＮＭ符号との位相同期が完全に合う時間ずれ“０”の点
では“′０”とならず、また合成回Ｉｌｌの出力が０°
゛の点では受信信号のＰＮ符号とＰＮＭ符号との位相同
期はとられていない。
の出力波形は、第５図（ｃ）に示すようになる。従って
、受信信号のＰＮ符号と局部ＰＮ符号発生器２からのＰ
ＮＭ符号との位相同期が完全に合う時間ずれ“０”の点
では“′０”とならず、また合成回Ｉｌｌの出力が０°
゛の点では受信信号のＰＮ符号とＰＮＭ符号との位相同
期はとられていない。
従来の遅延ロックループ回路は以上のように構成されて
いるので、第１の相関器３と第２の相関器４との間で一
利得のバランスが崩れた場合、受信信号のＰＮ符号と局
部ＰＮ符号発生器２からのＰＮＭ符号の位相同期の確立
が困難になるという課題があった。
いるので、第１の相関器３と第２の相関器４との間で一
利得のバランスが崩れた場合、受信信号のＰＮ符号と局
部ＰＮ符号発生器２からのＰＮＭ符号の位相同期の確立
が困難になるという課題があった。
この発明は上記のような課題を解消するためになされた
もので、受信信号のＰＮ符号とＰＮＭ符号の位相同期を
常時とることのできる遅延ロックループ回路を得ること
を目的とする。
もので、受信信号のＰＮ符号とＰＮＭ符号の位相同期を
常時とることのできる遅延ロックループ回路を得ること
を目的とする。
この発明に係る遅延ロックループ回路は、２つの相関器
の間の利得バランスが同一となるように調整する調整手
段を、第１および第２の相関器の少なくとも一方に持た
せたものである。
の間の利得バランスが同一となるように調整する調整手
段を、第１および第２の相関器の少なくとも一方に持た
せたものである。
この発明における調整手段は、第１の相関器と第２の相
関器との間の利得バランスを同一となるように調整する
ことにより、２つの相関器の間で利得バランスが崩れる
ことを防止し、常に受信信号のＰＮ符号とＰＮＭ符号の
位相同期をとることが可能な遅延ロックループ回路を実
現する。
関器との間の利得バランスを同一となるように調整する
ことにより、２つの相関器の間で利得バランスが崩れる
ことを防止し、常に受信信号のＰＮ符号とＰＮＭ符号の
位相同期をとることが可能な遅延ロックループ回路を実
現する。
（実施例〕
以下、この発明の一実施例を図について説明する。第１
図において、１は入力端子、２は局部ＰＮ符号発生器、
３は第１の相関器、４は第２の相関器、５．６は乗算器
、７．８はバンドパスフィルタ、９．１０は二乗検波器
、１１は合成回路、１２はループフィルタ、１３は■Ｃ
０１１４は１／２ビット遅延回路、１５は同期捕捉回路
であり、第３図に同一符号を付した従来のそれらと同一
あるいは相当部分であるため詳細な説明は省略する。
図において、１は入力端子、２は局部ＰＮ符号発生器、
３は第１の相関器、４は第２の相関器、５．６は乗算器
、７．８はバンドパスフィルタ、９．１０は二乗検波器
、１１は合成回路、１２はループフィルタ、１３は■Ｃ
０１１４は１／２ビット遅延回路、１５は同期捕捉回路
であり、第３図に同一符号を付した従来のそれらと同一
あるいは相当部分であるため詳細な説明は省略する。
また、１６．１７は第１の相関器３のバンドパスフィル
タフの前後に配置された調整手段としてのトランスであ
り、１８．１９は同様にして、第２の相関器４のバンド
パスフィルタ８の前後に配置された調整手段としてのト
ランスである。
タフの前後に配置された調整手段としてのトランスであ
り、１８．１９は同様にして、第２の相関器４のバンド
パスフィルタ８の前後に配置された調整手段としてのト
ランスである。
次に動作について説明する。ここでは説明をわかりやす
くするために、以下の仮定を行う。
くするために、以下の仮定を行う。
すなわち、第１の相関器３では二乗検波器９の利得が第
２の相関器４の二乗検波器１ｏの利得より小さく、バン
ドパスフィルタフの入出力インピーダンスが乗算器５お
よび二乗検波器９とインピーダンス整合がとれていない
と仮定する。しかし、これらの仮定がなくても、本実施
例の効果に何ら影響を及ぼすものではない。
２の相関器４の二乗検波器１ｏの利得より小さく、バン
ドパスフィルタフの入出力インピーダンスが乗算器５お
よび二乗検波器９とインピーダンス整合がとれていない
と仮定する。しかし、これらの仮定がなくても、本実施
例の効果に何ら影響を及ぼすものではない。
今、トランス１６，１７．１８．１９がない場合の二乗
検波器９．１０の出力特性が第２図（ａ）。
検波器９．１０の出力特性が第２図（ａ）。
（ｂ）のようなものであれば、合成回路１１の出力に一
定のオフセット電圧が現れる。そこで、バンドパスフィ
ルタフの前後にトランス１６．１７を挿入し、トランス
１６．１７を調整して、二乗検波器９の出力ピークレベ
ルを二乗検波器１ｏの出力特性と同じようにしようとす
るが、この場合には同一とはならず、まだ二乗検波器１
０の出力ピークレベルより小さい。このときの二乗検波
器９の出力特性を第２図（ｃ）に示す。
定のオフセット電圧が現れる。そこで、バンドパスフィ
ルタフの前後にトランス１６．１７を挿入し、トランス
１６．１７を調整して、二乗検波器９の出力ピークレベ
ルを二乗検波器１ｏの出力特性と同じようにしようとす
るが、この場合には同一とはならず、まだ二乗検波器１
０の出力ピークレベルより小さい。このときの二乗検波
器９の出力特性を第２図（ｃ）に示す。
そこで、バンドパスフィルタ８の前後にもトランス１８
．１９を挿入し、このトランス１８．１９を調整して、
二乗検波器１０の出力ピークレベルを下げ、それを二乗
検波器９の調整された出力ピークレベルに合わせる。こ
のときの二乗検波器１０の出力特性を第２図（ｄ）に示
す。これにより、二乗検波器９と１０の出力特性と同じ
にすることが可能となる。このとき、合成回路１１の出
力特性は第２図（ｅ）のようになり、合成回路１１の出
力が°“０”となる時点で受信信号のＰＮ符号と局部Ｐ
Ｎ符号発生器２から出力されたＰＮＭ符号との位相同期
がとられることになる。
．１９を挿入し、このトランス１８．１９を調整して、
二乗検波器１０の出力ピークレベルを下げ、それを二乗
検波器９の調整された出力ピークレベルに合わせる。こ
のときの二乗検波器１０の出力特性を第２図（ｄ）に示
す。これにより、二乗検波器９と１０の出力特性と同じ
にすることが可能となる。このとき、合成回路１１の出
力特性は第２図（ｅ）のようになり、合成回路１１の出
力が°“０”となる時点で受信信号のＰＮ符号と局部Ｐ
Ｎ符号発生器２から出力されたＰＮＭ符号との位相同期
がとられることになる。
〔発明の効果］
以上のようにこの発明によれば、第１の相関器と第２の
相関器の少なくとも一方に調整手段を配置し、両者の間
の利得バランスが同一となるように調整するように構成
したので、２つの相関器の間で利得バランスが崩れるこ
とがなくなり、常に受信信号のＰＮ符号とＰＮＭ符号の
位相同期をとることが可能となる遅延ロックループ回路
が得られる効果がある。
相関器の少なくとも一方に調整手段を配置し、両者の間
の利得バランスが同一となるように調整するように構成
したので、２つの相関器の間で利得バランスが崩れるこ
とがなくなり、常に受信信号のＰＮ符号とＰＮＭ符号の
位相同期をとることが可能となる遅延ロックループ回路
が得られる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による遅延ロックループ回
路を示すブロック図、第２図はその動作を説明するため
の特性図、第３図は従来の遅延ロックループ回路を示す
ブロック図、第４図および第５図はその動作を説明する
ための特性図である。 ２は局部ＰＮ符号発生器、３は第１の相関器、４は第２
の相関器、１１は合成回路、１２はループフィルタ、１
３はＶＣｏ、１６〜１９は調整手段（トランス）。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名）
路を示すブロック図、第２図はその動作を説明するため
の特性図、第３図は従来の遅延ロックループ回路を示す
ブロック図、第４図および第５図はその動作を説明する
ための特性図である。 ２は局部ＰＮ符号発生器、３は第１の相関器、４は第２
の相関器、１１は合成回路、１２はループフィルタ、１
３はＶＣｏ、１６〜１９は調整手段（トランス）。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名）
Claims (1)
- 第１の疑似雑音符号信号と当該第１の疑似雑音符号信号
より位相の遅れた第２の疑似雑音符号信号を発生する局
部疑似雑音符号発生器と、受信信号と前記局部疑似雑音
符号発生器から出力される前記第１の疑似雑音符号信号
との相関をとる第１の相関器と、前記受信信号と前記局
部疑似雑音符号発生器から出力される前記第２の疑似雑
音符号信号との相関をとる第２の相関器と、前記第１の
相関器の出力と前記第２の相関器の出力とを合成する合
成回路と、前記合成回路の出力を直流電圧信号に変換す
るループフィルタと、前記ループフィルタからの直流電
圧信号にて発振周波数が制御される電圧制御発振器とを
備え、前記電圧制御発振器の出力で前記局部疑似雑音符
号発生器の出力位相を制御し、前記受信信号と局部疑似
雑音符号との同期追跡を行う遅延ロックループ回路にお
いて、前記第１および第２の相関器の少なくとも一方に
、前記第１の相関器と第２の相関器との間の利得バラン
スを調整する調整手段を持たせたことを特徴とする遅延
ロックループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13061290A JP2793011B2 (ja) | 1990-05-21 | 1990-05-21 | 遅延ロックループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13061290A JP2793011B2 (ja) | 1990-05-21 | 1990-05-21 | 遅延ロックループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0425242A true JPH0425242A (ja) | 1992-01-29 |
| JP2793011B2 JP2793011B2 (ja) | 1998-09-03 |
Family
ID=15038384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13061290A Expired - Fee Related JP2793011B2 (ja) | 1990-05-21 | 1990-05-21 | 遅延ロックループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793011B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6440939U (ja) * | 1987-09-04 | 1989-03-10 | ||
| JPH02117230A (ja) * | 1988-10-27 | 1990-05-01 | Kenwood Corp | Ｄｌｌ回路の調整方法及びｄｌｌ回路 |
-
1990
- 1990-05-21 JP JP13061290A patent/JP2793011B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6440939U (ja) * | 1987-09-04 | 1989-03-10 | ||
| JPH02117230A (ja) * | 1988-10-27 | 1990-05-01 | Kenwood Corp | Ｄｌｌ回路の調整方法及びｄｌｌ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2793011B2 (ja) | 1998-09-03 |
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