JPH04252520A - 多チャンネルｄ／ａコンバータ - Google Patents
多チャンネルｄ／ａコンバータInfo
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- JPH04252520A JPH04252520A JP214891A JP214891A JPH04252520A JP H04252520 A JPH04252520 A JP H04252520A JP 214891 A JP214891 A JP 214891A JP 214891 A JP214891 A JP 214891A JP H04252520 A JPH04252520 A JP H04252520A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電流加算方式の多チャ
ンネル・ディジタル／アナログ（Ｄ／Ａ）コンバータに
関する。近年、マイクロコントローラは多数の制御を行
う必要があるので、多数のＤ／Ａコンバータを必要とす
る。そのため、Ｄ／Ａコンバータをマイクロコントロー
ラに搭載するしないにかかわらず、当該Ｄ／Ａコンバー
タの回路規模は出来るだけ小さい方が望ましい。
ンネル・ディジタル／アナログ（Ｄ／Ａ）コンバータに
関する。近年、マイクロコントローラは多数の制御を行
う必要があるので、多数のＤ／Ａコンバータを必要とす
る。そのため、Ｄ／Ａコンバータをマイクロコントロー
ラに搭載するしないにかかわらず、当該Ｄ／Ａコンバー
タの回路規模は出来るだけ小さい方が望ましい。
【０００２】
【従来の技術】図３に従来形の一例としての多チャンネ
ルＤ／Ａコンバータの回路構成が示される。図示の回路
は、チャンネル数がｎで入力ビット数がｍの電流加算方
式の構成を示している。各チャンネルは、高電位の基準
電圧ＲＥＦＨの信号線と低電位の基準電圧ＲＥＦＬの信
号線の間に直列に接続されたｍ＋１個の抵抗Ｒの直列抵
抗器と該直列抵抗器のうちｍ個の直列抵抗器の各入力端
側にそれぞれの一端が接続されたｍ個の抵抗２Ｒの分路
抵抗器から成るＲ−２Ｒはしご形抵抗回路網と、ｍビッ
トのディジタル制御データＤｉ に基づき各分路抵抗器
の他端を基準電圧ＲＥＦＬの信号線または電流加算ノー
ドＡｉ （ｉ＝１〜ｎ）に切り換え接続するスイッチ群
Ｇｉ （ｉ＝１〜ｎ）、すなわちスイッチＳ１ 〜Ｓｍ
と、当該電流加算ノードにおける電流を電圧に変換し
て出力 ＯＵＴｉ （ｉ＝１〜ｎ）を生成する演算増幅
器ＯＰｉ （ｉ＝１〜ｎ）、すなわち電流／電圧（Ｉ／
Ｖ）変換回路とから構成されている。
ルＤ／Ａコンバータの回路構成が示される。図示の回路
は、チャンネル数がｎで入力ビット数がｍの電流加算方
式の構成を示している。各チャンネルは、高電位の基準
電圧ＲＥＦＨの信号線と低電位の基準電圧ＲＥＦＬの信
号線の間に直列に接続されたｍ＋１個の抵抗Ｒの直列抵
抗器と該直列抵抗器のうちｍ個の直列抵抗器の各入力端
側にそれぞれの一端が接続されたｍ個の抵抗２Ｒの分路
抵抗器から成るＲ−２Ｒはしご形抵抗回路網と、ｍビッ
トのディジタル制御データＤｉ に基づき各分路抵抗器
の他端を基準電圧ＲＥＦＬの信号線または電流加算ノー
ドＡｉ （ｉ＝１〜ｎ）に切り換え接続するスイッチ群
Ｇｉ （ｉ＝１〜ｎ）、すなわちスイッチＳ１ 〜Ｓｍ
と、当該電流加算ノードにおける電流を電圧に変換し
て出力 ＯＵＴｉ （ｉ＝１〜ｎ）を生成する演算増幅
器ＯＰｉ （ｉ＝１〜ｎ）、すなわち電流／電圧（Ｉ／
Ｖ）変換回路とから構成されている。
【０００３】図示されるように従来の構成では、チャン
ネル数がｎであれば当然、Ｄ／Ａコンバータもｎ個必要
になる。Ｄ／Ａコンバータは元々回路規模が大きいため
に、多数個用いればかなりの回路規模になる。特にマイ
クロコントローラに搭載した場合、チップサイズのかな
りの増大は避けられない。ここで、Ｄ／Ａコンバータの
回路規模の大部分を占めるＲ−２Ｒはしご形抵抗回路網
を小さくするには、抵抗器Ｒ、２Ｒおよびスイッチング
素子としてのトランジスタのサイズを小さくしなければ
ならない。
ネル数がｎであれば当然、Ｄ／Ａコンバータもｎ個必要
になる。Ｄ／Ａコンバータは元々回路規模が大きいため
に、多数個用いればかなりの回路規模になる。特にマイ
クロコントローラに搭載した場合、チップサイズのかな
りの増大は避けられない。ここで、Ｄ／Ａコンバータの
回路規模の大部分を占めるＲ−２Ｒはしご形抵抗回路網
を小さくするには、抵抗器Ｒ、２Ｒおよびスイッチング
素子としてのトランジスタのサイズを小さくしなければ
ならない。
【０００４】ところが、Ｄ／Ａコンバータの精度は抵抗
器Ｒ、２Ｒの抵抗値とスイッチ（つまりトランジスタ）
のオン抵抗の比で決まるので、抵抗値（Ｒ）はスイッチ
のオン抵抗に比してかなり大きくないと、所定の精度を
実現することができない。言い換えると、抵抗器Ｒ、２
Ｒとスイッチ（トランジスタ）を共に小さく形成するの
はこの比を小さくする方向なので、結局、はしご形抵抗
回路網のサイズは精度から決まってしまうことになる。
器Ｒ、２Ｒの抵抗値とスイッチ（つまりトランジスタ）
のオン抵抗の比で決まるので、抵抗値（Ｒ）はスイッチ
のオン抵抗に比してかなり大きくないと、所定の精度を
実現することができない。言い換えると、抵抗器Ｒ、２
Ｒとスイッチ（トランジスタ）を共に小さく形成するの
はこの比を小さくする方向なので、結局、はしご形抵抗
回路網のサイズは精度から決まってしまうことになる。
【０００５】
【発明が解決しようとする課題】上述したように従来の
構成では、回路規模を小さく抑えるには抵抗器Ｒ、２Ｒ
とスイッチ（トランジスタ）を共に小さく形成する必要
があり、この方法では所望の精度を得ることができない
という欠点がある。一方、精度を所定値に保つためには
抵抗値（Ｒ）をスイッチのオン抵抗に比してかなり大き
くする（つまり抵抗器を大きく形成する）必要があり、
この方法では回路規模の縮小化を図ることができないと
いう欠点がある。
構成では、回路規模を小さく抑えるには抵抗器Ｒ、２Ｒ
とスイッチ（トランジスタ）を共に小さく形成する必要
があり、この方法では所望の精度を得ることができない
という欠点がある。一方、精度を所定値に保つためには
抵抗値（Ｒ）をスイッチのオン抵抗に比してかなり大き
くする（つまり抵抗器を大きく形成する）必要があり、
この方法では回路規模の縮小化を図ることができないと
いう欠点がある。
【０００６】本発明は、かかる従来技術における課題に
鑑み創作されたもので、精度を低下させることなく、回
路規模の縮小化を実現することができる多チャンネルＤ
／Ａコンバータを提供することを目的としている。
鑑み創作されたもので、精度を低下させることなく、回
路規模の縮小化を実現することができる多チャンネルＤ
／Ａコンバータを提供することを目的としている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
、本発明では、各チャンネル毎のはしご形抵抗回路網に
おいて共通化できる部分を積極的に利用（共有化）して
いる。図１に本発明の多チャンネルＤ／Ａコンバータの
原理構成が示される。図示のＤ／Ａコンバータは、チャ
ンネル数がｎで入力ビット数がｍの電流加算方式の構成
を示している。
、本発明では、各チャンネル毎のはしご形抵抗回路網に
おいて共通化できる部分を積極的に利用（共有化）して
いる。図１に本発明の多チャンネルＤ／Ａコンバータの
原理構成が示される。図示のＤ／Ａコンバータは、チャ
ンネル数がｎで入力ビット数がｍの電流加算方式の構成
を示している。
【０００８】図中、１ははしご形抵抗回路網（１チャン
ネル分）を示し、第１の基準電圧Ｌ１の信号線と第２の
基準電圧Ｌ２の信号線の間に直列に接続されたｍ＋１個
の抵抗Ｒ／ｎの直列抵抗器と該直列抵抗器のうちｍ個の
各入力端側にそれぞれの一端が接続されたｍ個の抵抗２
Ｒの分路抵抗器を有している。２１ 〜２ｎ−１ はそ
れぞれはしご形抵抗回路網（ｎ−１チャンネル分）を示
し、はしご形抵抗回路網１内の直列抵抗器および分路抵
抗器の各接続点にそれぞれの一端が接続されたｍ個の抵
抗２Ｒの分路抵抗器をそれぞれ有し、該直列抵抗器を直
列抵抗としてそれぞれ共有するように構成されている。
ネル分）を示し、第１の基準電圧Ｌ１の信号線と第２の
基準電圧Ｌ２の信号線の間に直列に接続されたｍ＋１個
の抵抗Ｒ／ｎの直列抵抗器と該直列抵抗器のうちｍ個の
各入力端側にそれぞれの一端が接続されたｍ個の抵抗２
Ｒの分路抵抗器を有している。２１ 〜２ｎ−１ はそ
れぞれはしご形抵抗回路網（ｎ−１チャンネル分）を示
し、はしご形抵抗回路網１内の直列抵抗器および分路抵
抗器の各接続点にそれぞれの一端が接続されたｍ個の抵
抗２Ｒの分路抵抗器をそれぞれ有し、該直列抵抗器を直
列抵抗としてそれぞれ共有するように構成されている。
【０００９】３はスイッチ回路を示し、ディジタル制御
データＤに基づき、はしご形抵抗回路網１および２１
〜２ｎ−１ の各個（各チャンネル）におけるｍ個の分
路抵抗器の他端を前記第２の基準電圧の信号線または対
応するチャンネルの電流加算ノードＡ１ 〜Ａｎ に切
り換え接続するためのものである。また、４は各チャン
ネル毎の電流加算ノードにおける電流を電圧に変換する
電流／電圧（Ｉ／Ｖ）変換回路を示す。
データＤに基づき、はしご形抵抗回路網１および２１
〜２ｎ−１ の各個（各チャンネル）におけるｍ個の分
路抵抗器の他端を前記第２の基準電圧の信号線または対
応するチャンネルの電流加算ノードＡ１ 〜Ａｎ に切
り換え接続するためのものである。また、４は各チャン
ネル毎の電流加算ノードにおける電流を電圧に変換する
電流／電圧（Ｉ／Ｖ）変換回路を示す。
【００１０】なお、精度に係わるスイッチ回路における
各スイッチのオン抵抗と抵抗Ｒの比は、通常のＲ−２Ｒ
はしご形抵抗回路網と同じ精度が必要な場合、この方式
を用いてもそのままでよい。
各スイッチのオン抵抗と抵抗Ｒの比は、通常のＲ−２Ｒ
はしご形抵抗回路網と同じ精度が必要な場合、この方式
を用いてもそのままでよい。
【００１１】
【作用】上述した構成によれば、はしご形抵抗回路網１
におけるｍ＋１個の抵抗Ｒ／ｎの直列抵抗器を各チャン
ネル間で共通に使用しているので、Ｄ／Ａコンバータ全
体としての回路規模を相対的に縮小することができる。 例えばｎ＝２（つまり２チャンネル）の時、従来形のよ
うにＲ−２Ｒはしご形抵抗回路網（図３参照）を２チャ
ンネル分有している場合に比べると、回路規模は約７５
％に縮小され得る。この場合、ｎを大きくすると縮小率
は２／３に近づく。ただし、ｎを大きくし過ぎると、抵
抗比が大きくなって所望の精度を実現することが困難に
なるため、ｎの大きさは適宜選定することが必要である
。
におけるｍ＋１個の抵抗Ｒ／ｎの直列抵抗器を各チャン
ネル間で共通に使用しているので、Ｄ／Ａコンバータ全
体としての回路規模を相対的に縮小することができる。 例えばｎ＝２（つまり２チャンネル）の時、従来形のよ
うにＲ−２Ｒはしご形抵抗回路網（図３参照）を２チャ
ンネル分有している場合に比べると、回路規模は約７５
％に縮小され得る。この場合、ｎを大きくすると縮小率
は２／３に近づく。ただし、ｎを大きくし過ぎると、抵
抗比が大きくなって所望の精度を実現することが困難に
なるため、ｎの大きさは適宜選定することが必要である
。
【００１２】このように、数チャンネルのＤ／Ａコンバ
ータの場合、それほど精度を低下させることなく、回路
規模の縮小化を図ることが可能となる。これは、製造コ
ストの低減化に寄与するものである。なお、本発明の他
の構成上の特徴および作用の詳細については、添付図面
を参照しつつ以下に記述される実施例を用いて説明する
。
ータの場合、それほど精度を低下させることなく、回路
規模の縮小化を図ることが可能となる。これは、製造コ
ストの低減化に寄与するものである。なお、本発明の他
の構成上の特徴および作用の詳細については、添付図面
を参照しつつ以下に記述される実施例を用いて説明する
。
【００１３】
【実施例】図２に本発明の一実施例としてのＤ／Ａコン
バータの回路構成が示される。本実施例では、６ビット
・ディジタル入力で、３チャンネルの場合を例にとって
説明する。同図において、１０は本実施例回路の基本構
成をなすＲ／３−２Ｒはしご形抵抗回路網を示し、高電
位の基準電圧ＲＥＦＨの信号線と低電位の基準電圧ＲＥ
ＦＬの信号線の間に直列に接続された７個の抵抗Ｒ／３
の直列抵抗器と、該直列抵抗器のうち６個の各入力端側
にそれぞれの一端が接続された６個の抵抗２Ｒの分路抵
抗器から成っている。２０は該抵抗回路網１０の抵抗Ｒ
／３の直列抵抗器を共有するように構成された２チャン
ネルのはしご形抵抗回路網を示し、各チャンネルは、該
抵抗回路網１０における抵抗Ｒ／３の直列抵抗器と抵抗
２Ｒの分路抵抗器の各接続点にそれぞれの一端が接続さ
れた６個の抵抗２Ｒの分路抵抗器を有している。
バータの回路構成が示される。本実施例では、６ビット
・ディジタル入力で、３チャンネルの場合を例にとって
説明する。同図において、１０は本実施例回路の基本構
成をなすＲ／３−２Ｒはしご形抵抗回路網を示し、高電
位の基準電圧ＲＥＦＨの信号線と低電位の基準電圧ＲＥ
ＦＬの信号線の間に直列に接続された７個の抵抗Ｒ／３
の直列抵抗器と、該直列抵抗器のうち６個の各入力端側
にそれぞれの一端が接続された６個の抵抗２Ｒの分路抵
抗器から成っている。２０は該抵抗回路網１０の抵抗Ｒ
／３の直列抵抗器を共有するように構成された２チャン
ネルのはしご形抵抗回路網を示し、各チャンネルは、該
抵抗回路網１０における抵抗Ｒ／３の直列抵抗器と抵抗
２Ｒの分路抵抗器の各接続点にそれぞれの一端が接続さ
れた６個の抵抗２Ｒの分路抵抗器を有している。
【００１４】３０はスイッチ回路を示し、６ビットのデ
ィジタル制御データＤ０ 〜Ｄ５ に基づき各チャンネ
ル毎の６個の分路抵抗器の他端をそれぞれ上記基準電圧
ＲＥＦＬの信号線または対応するチャンネルの電流加算
ノードＡ１ 〜Ａ３ に切り換え接続するためのもので
ある。スイッチ回路３０は、各チャンネルにおいて各ビ
ット毎にｐチャネルトランジスタ（Ｐで表示）とｎチャ
ネルトランジスタ（Ｎで表示）を有しており、ｐチャネ
ルトランジスタとｎチャネルトランジスタは交互にオン
・オフするようになっている。本実施例では、各チャン
ネルの分路抵抗器の他端は、ｐチャネルトランジスタが
オンの場合には基準電圧ＲＥＦＬの信号線に接続され、
ｎチャネルトランジスタがオンの場合には電流加算ノー
ドＡ１ 〜Ａ３ に接続される。また、４０は対応する
チャンネルの電流加算ノードにおける電流を電圧に変換
してそれぞれ出力ＯＵＴ１〜ＯＵＴ３を生成する演算増
幅器ＯＰ１ 〜ＯＰ３ を備えたＩ／Ｖ変換回路を示す
。
ィジタル制御データＤ０ 〜Ｄ５ に基づき各チャンネ
ル毎の６個の分路抵抗器の他端をそれぞれ上記基準電圧
ＲＥＦＬの信号線または対応するチャンネルの電流加算
ノードＡ１ 〜Ａ３ に切り換え接続するためのもので
ある。スイッチ回路３０は、各チャンネルにおいて各ビ
ット毎にｐチャネルトランジスタ（Ｐで表示）とｎチャ
ネルトランジスタ（Ｎで表示）を有しており、ｐチャネ
ルトランジスタとｎチャネルトランジスタは交互にオン
・オフするようになっている。本実施例では、各チャン
ネルの分路抵抗器の他端は、ｐチャネルトランジスタが
オンの場合には基準電圧ＲＥＦＬの信号線に接続され、
ｎチャネルトランジスタがオンの場合には電流加算ノー
ドＡ１ 〜Ａ３ に接続される。また、４０は対応する
チャンネルの電流加算ノードにおける電流を電圧に変換
してそれぞれ出力ＯＵＴ１〜ＯＵＴ３を生成する演算増
幅器ＯＰ１ 〜ＯＰ３ を備えたＩ／Ｖ変換回路を示す
。
【００１５】上記構成において、信号線ＲＥＦＨおよび
ＲＥＦＬにそれぞれ基準電圧の上限値および下限値を入
力し、ディジタル・データＤ０ 〜Ｄ５ を各チャンネ
ル ＣＨ１〜ＣＨ３ に設定すると、出力ＯＵＴ１〜Ｏ
ＵＴ３には各チャンネルのディジタル値に相当するアナ
ログ電圧が出力される。図２の構成によれば、はしご形
抵抗回路網１０における７個の抵抗Ｒ／３の直列抵抗器
は各チャンネル間で共通に使用されているので、精度を
低下させることなく、３チャンネルＤ／Ａコンバータ全
体としての回路規模を相対的に縮小することができる。 そのため、製造コストの低減化を図ることも可能となる
。
ＲＥＦＬにそれぞれ基準電圧の上限値および下限値を入
力し、ディジタル・データＤ０ 〜Ｄ５ を各チャンネ
ル ＣＨ１〜ＣＨ３ に設定すると、出力ＯＵＴ１〜Ｏ
ＵＴ３には各チャンネルのディジタル値に相当するアナ
ログ電圧が出力される。図２の構成によれば、はしご形
抵抗回路網１０における７個の抵抗Ｒ／３の直列抵抗器
は各チャンネル間で共通に使用されているので、精度を
低下させることなく、３チャンネルＤ／Ａコンバータ全
体としての回路規模を相対的に縮小することができる。 そのため、製造コストの低減化を図ることも可能となる
。
【００１６】
【発明の効果】以上説明したように本発明によれば、Ｄ
／Ａコンバータを多チャンネル搭載する場合、それほど
精度を低下させることなく回路規模の縮小が可能となり
、ひいては製造コストの低減化に寄与するところが大き
い。
／Ａコンバータを多チャンネル搭載する場合、それほど
精度を低下させることなく回路規模の縮小が可能となり
、ひいては製造コストの低減化に寄与するところが大き
い。
【図１】本発明の多チャンネルＤ／Ａコンバータの原理
構成図である。
構成図である。
【図２】本発明の一実施例としての３チャンネルＤ／Ａ
コンバータの構成を示す回路図である。
コンバータの構成を示す回路図である。
【図３】従来形の一例としての多チャンネルＤ／Ａコン
バータの構成を示す回路図である。
バータの構成を示す回路図である。
１、２１ 〜２ｎ−１ …はしご形抵抗回路網３…スイ
ッチ回路 ４…電流／電圧（Ｉ／Ｖ）変換回路 Ｌ１…第１の基準電圧 Ｌ２…第２の基準電圧 Ｄ…ディジタル制御データ Ａ１ 〜Ａｎ …電流加算ノード
ッチ回路 ４…電流／電圧（Ｉ／Ｖ）変換回路 Ｌ１…第１の基準電圧 Ｌ２…第２の基準電圧 Ｄ…ディジタル制御データ Ａ１ 〜Ａｎ …電流加算ノード
Claims (1)
- 【請求項１】 チャンネル数がｎで入力ビット数がｍ
の電流加算方式のＤ／Ａコンバータであって、第１の基
準電圧（Ｌ１）の信号線と第２の基準電圧（Ｌ２）の信
号線の間に直列に接続されたｍ＋１個の抵抗Ｒ／ｎの直
列抵抗器と該直列抵抗器のうちｍ個の各入力端側にそれ
ぞれの一端が接続されたｍ個の抵抗２Ｒの分路抵抗器を
有する１チャンネルのはしご形抵抗回路網（１）と、前
記直列抵抗器および分路抵抗器の各接続点にそれぞれの
一端が接続されたｍ個の抵抗２Ｒの分路抵抗器をそれぞ
れ有し、該直列抵抗器を直列抵抗としてそれぞれ共有す
るように構成されたｎ−１チャンネルのはしご形抵抗回
路網（２１ 〜２ｎ−１）と、ディジタル制御データ（
Ｄ）に基づき、各チャンネル毎のｍ個の分路抵抗器の他
端を前記第２の基準電圧の信号線または対応するチャン
ネルの電流加算ノード（Ａ１ 〜Ａｎ ） に切り換え
接続するスイッチ回路（３）と、各チャンネル毎の電流
加算ノードにおける電流をそれぞれ対応する電圧に変換
する電流／電圧変換回路（４）とを具備し、前記ｍ＋１
個の抵抗Ｒ／ｎの直列抵抗器を各チャンネル間で共通に
使用するようにしたことを特徴とする多チャンネルＤ／
Ａコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP214891A JPH04252520A (ja) | 1991-01-11 | 1991-01-11 | 多チャンネルｄ／ａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP214891A JPH04252520A (ja) | 1991-01-11 | 1991-01-11 | 多チャンネルｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04252520A true JPH04252520A (ja) | 1992-09-08 |
Family
ID=11521274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP214891A Withdrawn JPH04252520A (ja) | 1991-01-11 | 1991-01-11 | 多チャンネルｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04252520A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07170188A (ja) * | 1993-12-14 | 1995-07-04 | Yamaha Corp | Ｄａコンバータ回路 |
| US6424284B1 (en) * | 2000-08-31 | 2002-07-23 | Agere Systems Guardian Corp. | Baseband receiver including dual port DAC |
-
1991
- 1991-01-11 JP JP214891A patent/JPH04252520A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07170188A (ja) * | 1993-12-14 | 1995-07-04 | Yamaha Corp | Ｄａコンバータ回路 |
| US6424284B1 (en) * | 2000-08-31 | 2002-07-23 | Agere Systems Guardian Corp. | Baseband receiver including dual port DAC |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |