JPH0425285A - 光電変換素子のシェーディング補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＣＤラインセンサ等の光電変換素子のシェ
ーディング補正を行うための光電変換素子のシェーディ
ング補正回路に関する。

〔発明の概要〕

本発明は、複数個の受光素子が配置されて成る光電変換
素子のシェーディング歪みを補正するための光電変換素
子のシェーディング補正回路において、光電変換素子に
より複数回撮像された所定レベルの画像信号の各画素毎
の出力特性データを撮像回毎にそれぞれ記憶する記憶手
段を備え、この記憶手段に記憶された出力特性データを
、各画素毎に記憶時の撮像回を任意に切り換えて読み出
してシェーディング補正用データとすることにより、シ
ェーディング補正後の出力画像に現れ易いノイズやむら
等を軽減するものである。

〔従来の技術〕

例えばファクシミリやスキャナ等の画像読み取り機能部
においては、受光セルが１次元配列されたＣＣＤ撮像素
子等を用いて成る光電変換素子、いわゆるラインセンサ
を、上記受光セルの配列方向（主走査方向）に対して直
交する方向（副走査方向）に移動（スキャン）させるこ
とで２次元的な画像読み取りを行っている。

このような画像読み取り機能部においては、画像原稿に
光を照射する光源の光量のむらやラインセンサの感度の
むら等の原因により生しる階調表現特性のむら、いわゆ
るシェーディング歪みを除去するために、シェーディン
グ補正を行っているものが多い。

一般にこのシェーディング補正には、黒レベル補正と白
レベル補正とがあり、ＣＣＤラインセンサ等の光電変換
素子から出力される黒レベル及び白レベル、すなわち光
源を遮断したときのセンサ暗レベル及び画像原稿の位置
に設けられた白規準板に光を照射して撮像したときの白
レベルを、各画素毎に求めてそれぞれメモリに記憶させ
、これらのメモリに記憶されている黒基準レベル及び白
基準レベルを基に、センサからの出力を補正することに
よりシェーディング補正を行っている。

〔発明が解決しようとする課題） ところで、このようなシェーディング補正を行うための
黒基準レベルや白基準レベルを求める際に、量子化むら
や外来ノイズ等が生しると、これらの成分も含めた黒レ
ベルや白レベルがメモリに記憶されてしまい、これらの
黒レベルや白レベルを基準レベルとしてシェーディング
補正を行うと、補正による量子化むら等が出力画像に上
記副走査方向の線状のノイズ（横すし）が現れる。

これは、特に黒補正について顕著に現れるものである。

すなわち、黒補正は、センサからの暗時の出力むらを補
正するためのものであるが、補正による量子化むらが模
すじになるという欠点があり、特に黒い画像原稿をシェ
ーディング補正した場合に目立つ。

本発明はこのような点に鑑みてなされたものであり、シ
ェーディング補正の際に出力画像に現れる模すし等の悪
影響を軽減し得るような充電変換素子のシェーディング
補正回路の提供を目的とするものである。

［課題を解決するための手段］ 本発明に係る光電変換素子の駆動回路は、複数個の受光
素子が配置されて成る光電変換素子のシェーディング歪
みを補正するための光電変換素子のシェーディング補正
回路において、上記光電変換素子により複数回撮像され
た所定レベルの画像信号の各画素毎の出力特性データを
上記描像回毎にそれぞれ記憶する記憶手段を備え、この
記憶手段に記憶された上記撮像回数分の各画素毎の出力
特性データを、各画素毎に上記撮像回を任意に切り換え
て読み出してシェーディング補正用データとすることに
より、上述の課題を解決する。

〔作　用］ 複数回の撮像により得られた出力特性データを画素毎に
撮像回を任意に切り換えてシェーディング補正に用いて
いるため、シェーディング補正時の補正むらをランダム
化でき、固定パターンによる横すし等の発生を防止する
ことができる。

〔実施例〕

第１図は本発明に係る光電変換素子のシェーディング補
正回路の一実施例を示すブロック回路図であり、光電変
換素子としては、いわゆるＣＣＤラインセンサを用いて
いる。第２図は該実施例の動作を説明するための出力特
性図である。

第１図において、ＣＣＤラインセンサ４は主走査方向（
ライン方向）に複数個（例えば１７２８個）の受光セル
が配列されて構成されており、このラインセンサ４から
の撮像出力信号は、増幅器５で増幅され、Ａ／Ｄ変換器
６に送られてデジタル信号に変換され、シェーディング
補正回路３０に送られている。このシェーディング補正
回路３０は、黒基準レベルを記憶するためのメモリ３１
と加算器（減算器）３２とにより黒補正が行われ、白基
準レベルを記憶するためのメモリ３３と割り算器３４と
により白補正が行われて、シェーディング補正後のデー
タが出力端子３７から取り出されるように構成されてい
る。これらのメモリ３１及び３３は、不規則アドレス発
生回路３５により書込／読出アドレスが制御されており
、不規則アドレス発生回路３５はクロック発生器３９か
らのクロックに応じて動作する。また、クロック発生器
３９からのクロックはラインセンサ４にも供給されてい
る。

このような構成において、画像原稿に照射する光源を遮
断したとき（暗時）にラインセンサ４から得られるいわ
ゆる暗電流出力は、Ａ／Ｄ変換器６でデジタルデータに
変換されて、黒基準レベルの画像データとしてメモリ３
１に送られて記憶される。この場合、ラインセンサ３１
による撮像は複数回（例えば４回）行われ、これらの各
回の黒レベルデータがそれぞれメモリ３１に記憶される
。

具体的には、ＣＣＤラインセンサ４の主走査方向に配列
される受光素子の数（画素数）を１７２８個とし、主走
査方向に直交する副走査方向にＣＣＤラインセンサ４を
移動させなから４ライン分の黒レベル画像データを読み
取るものとするとき、メモリ３１に記憶されるデータは
、 次の第１表の ようなものとなる。

第１表 この第１表において、データＤ７９．は、第ｎライン（
ｎ＝１．２，３．４）の第ｍ画素目（ｍ＝１〜１７２Ｂ
）の黒基準レベル画像データを示している。なお、ライ
ンセンサ４についての上記副走査方向の移動は行わなく
てもよく、同じ位置で４回撮像を行わせてもよい。

次に、白規準板等に光源からの光を照射したときのライ
ンセンサ４からの出力、すなわち白基準レベル画像デー
タを、メモリ３３に記憶する。この場合も、必要に応じ
て複数回（複数ライン分）の白レベルデータを求め、そ
れぞれメモリ３３に記憶するようにしてもよい。

これらの黒レベル及び白レベルのデータの記憶動作は、
実際の画像原稿の読み取りに先立って行われるものであ
り、例えば画像原稿読み取り開始位置よりも手前側に白
規準板等を設けておき、ラインセンサ４がこの白規準板
の位置から画像原稿読み取り開始位置に達する間に、上
記黒レベル及び白レベルのデータの読み取り及び記憶を
行わせるようにすればよい。

次に、実際の画像原稿の読み取りの際には、各メモリ３
１．３３に記憶された黒レベル及び白レベルのデータに
基づいてシェーディング補正処理を行うわけであるが、
少なくとも黒レベルデータについては上述したように複
数ライン分（４ライン分）がメモリ３１に記憶されてお
り、各画素毎にラインを任意に切り換えてメモリ３１か
ら読み出してシェーディング補正のための黒基準レベル
のデータを得るようにしている。すなわち、不規則アド
レス発生回路３５は、クロック発生器３９からのクロッ
クに応じて読出アドレスを発生する際に、画素毎にライ
ン数が不規則に選択されるようなアドレスを発生してい
る。これは、例えば乱数発生器により１〜４の間の数値
をランダムに発生させ、画素アドレスがインクリメント
される毎に上記ランダムに発生された１〜４の間の数値
をラインのアドレスとすればよい。あるいは、疑似乱数
テーブル等に基づいてラインアドレスをランダム化して
もよい。この場合、上記副走査方向にラインセンサ４を
移動させながら画像読み取りを行う際に、４ライン周期
で巡回的に黒レベルデータを読み出すときの出力データ
の一例を次の第２表に示す。

第２表 ここで、原稿画像の読み取り開始位置の第１ラインから
第４ラインまでの読み取り画像データに対して第２表に
示す第１〜第４の各ラインの黒基準レベル画像データに
よる補正演算がそれぞれ行われ、画像読み取りの次の第
５ラインの画像データに対しては再び第２表の第１ライ
ンのデータを用いた無補正が行われるように、巡回的に
４ライン周期で互いに異なる黒レベルデータが用いられ
るわけである。これは、黒レベルデータの各画素単位で
のライン間シャツフルを４ラインの範囲内で行ったこと
に相当し、このようにシャツフルすることによってライ
ン上の固定パターンがなくなり、模すしの発生が軽減さ
れる。また、メモリ３３に複数ライン分の白レベルデー
タを記憶しておき、各画素毎にライン間シャツフルして
読み出して白補正用の白基準レベル画像データとして用
いることにより、補正後の出力画像への悪影響をさらに
軽減することができる。なお、上記第１表及び第２表の
具体例では、補正用基準データの書き込み時には正規の
ラインアドレスによるメモリアクセスを行い、メモリ読
み出し時に不規則なラインアドレスによりライン間シャ
ツフルを行わせているが、データ書き込み時にライン間
シャツフルをｊテい、読み出し時のラインアドレスは正
規の順序でインクリメントするようにしてもよい。

次にシェーディング補正の基本原理について、第２図Ａ
−Ｄを参照しながら簡単に説明する。

先ず第２図Ａは、シェーディング補正前のラインセンサ
４からの出力画像信号を示しており、上記光源を遮断し
たときのセンサ出力である黒レベル信号ＢＬ、白規準板
等を読み取ったときのセンサ出力である白レベル信号Ｗ
Ｈ１及び通常の画像原稿を読み取ったときのセンサ出力
の一例としての画像信号ＳＩＣを示している。これらの
黒レベル信号ＢＬ及び白レベル信号ＷＨには、画像読み
取り領域Ａ　Ｒａ　ｏの全体に亘って変化する低周波歪
み成分と、数画素程度の短い範囲で変化する高周波歪み
成分とが重なって現れている。この黒レベル信号ＢＬを
上記メモリ３１に記憶し、白レベル信号ＷＨを上記メモ
リ３３に記憶する。これらの各メモリ３１．３３に記憶
される黒レベルデータＢＬ及び白レベルデータＷＨをそ
れぞれ第２図Ｂ及びＣに示す、シェーディング補正は、
撮像されて得られた画像信号の各画素データ毎にそれぞ
れ対応する黒レベルデータを減算し、減算結果を対応す
る白レベルデータで割り算することにより行っている。

第に番目（ｋ＝１〜１７２８）の画素についての画像デ
ータをＳｋ、黒レベルデータをＢｋ、白レベルデータを
Ｗ、とするとき、補正後の同し第に番目の画像データ■
、（８ビツト）は、ｋ の弐を計夏することで求められる。ただし、少なくとも
黒レベルデータＢｋについては、各画素毎に複数ライン
間でシャラフリングされたデータが用いられる。

このようなシェーディング補正演算が行われることによ
り、第２図りに示すような出力が得られる。この第２図
りの信号ＶＳＩＧがシェーディング補正された画像信号
を示しており、この補正後における上記黒レベルＶＩＬ
は０ＯＨ（Ｈに１６進数であることを示す）で、白レベ
ルｖｗ、ＩはＦＦＨでそれぞれ表されることになる。

なお、この例では、シェーディング補正された出力画素
データを８ピントとしているが、任意のビット数として
もよいことは勿論である。

次に、本発明に係る光電変換素子のシェーディング補正
回路の上記実施例が用いられる画像読み取り装置の一興
体例について、第３図を参照しながら説明する。この第
３図は、画像原稿を読み取って画像メモリに記憶させ、
この画像メモリから所定フォーマットのテレビジョン信
号、例えばいわゆるＮＴＳＣ方式のテレビジョン信号の
水平走査信号や垂直走査信号に同期をとって繰り返し読
み出すことにより、静止画表示用の映像信号として出力
するような画像読み取りｉｔの基本構成を不しており、
この画像読み取り装置は、本件出願人が例えば特願平１
−８３３３０号、特願平１８３６９６号、特願平１−８
３６９７号の各明細書及び図面等において提案している
ものである。

このような画像読み取り装置によれば、短時間で応答性
良く画像原稿を映像化して表示することができる。

この第３図に示す画像読み取り装置において、原稿載置
台１上に載置された画像原稿ＧＤを読み取る画像読み取
りヘッド２には、光源３、マルチレンズアレイＲＬ及び
ＣＣＤラインセンサ４が設けられており、光源３が画像
原稿ＣＤを照射し、画像原稿ＣＤからの反射光がマルチ
レンズアレイＲＬを介してラインセンサ４により受光さ
れるようになっている。このラインセンサ４は、例えば
１７２８個のＣＣＤ受光セルが直線上に主走査方向に沿
って配置されて構成されており、例えば画像原稿ＣＤに
対して主走査方向（表示画面上では垂直方向）の１ライ
ンを読み取る際に上記光源２がカラ−３原色のＲ，Ｇ、
Ｂに対応する光で順次発光することにより、カラ−３原
色の画像信号がライン順次（ただし、この場合のライン
は画面の垂直方向゛）で得られるようになっている。画
像読み取りヘッド２のラインセンサ４からの出力は増幅
器５で増幅され、Ａ／Ｄ変換器６に送られてデジタル画
像データに変換され、第１図と共に先に説明したような
シェーディング補正回路３０に送られて、シェーディン
グ補正が施される。このとき、少なくとも黒レベルデー
タについては、各画素毎に複数ライン間でシャツフルさ
れたデータが用いられてシェーディング補正されること
は前述した通りである。

このシェーディング補正されたデジタル画像データは、
いわゆるＦＩＦＯ等のラインバッファ７によりタイミン
グ合わせがなされて出力され、画像メモリ８に記憶され
るようになっている。ここで、読取タイミング制御回路
９は、モータ駆動回路２６、光源駆動回路２８、ライン
センサ駆動回路２９等を制御するものであり、モータ駆
動回路２６は画像読み取りヘッド２を上記副走査方向に
移動させるヘッド送りモータ２７を回転駆動し、光源駆
動回路２８は光源３のＲ，Ｇ、Ｂ点灯駆動制御を行い、
ラインセンサ駆動回路２９は上記画像読み取りヘッド２
内のラインセンサ４を読み取り駆動制御する。上記第１
図のクロック発生器３９は、読取タイミング制御回路９
（及びラインセンサ駆動回路２９）に略々相当する。

次に、上記Ｒ，Ｇ、Ｂの各色毎のデジタル画像データが
記憶される画像メモリ８は、メモリ制御回路１０からの
制御信号により書込／読出制御されるようになっている
。すなわち、先ず書き込み時には、上記ラインセンサ４
の受光セル配列方向（主走査方向）が画面の垂直方向で
あるから、この垂直方向の１ライン毎にラインセンサＬ
Ｓの水平方向（副走査方向）の移動（スキャン）に応し
てＲ，Ｇ、Ｂの各ラインが順次書き込まれる。画像メモ
リ８からの読み出しの際には、メモリ制御回路１０が所
定のテレビジョン信号フォーマット（例えばＮＴＳＣフ
ォーマット）の水平（Ｈ）同期信号や垂直（Ｖ）同期信
号に応したタイミングで、水平方向のライン走査を繰り
返し行いながら垂直方向に移動するようなアドレスアク
セスを行うことにより、上記Ｒ，Ｇ、Ｂのデジタル画像
データを並列的に読み出して出力する。

画像メモリ８から読み出されたＲ、Ｇ、Ｂの各デジタル
画像データは、Ｄ／Ａ変換器１９でそれぞれアナログ信
号に変換されて重畳回路１２に送られる。この重畳回路
１２には、画像読み取り装置の各種操作に関連した機能
を英文字、数字、記号等により表示するためのキャラク
タ表示信号がキャラクタ発生回路２５から供給されてい
る。なお、キャラクタ発生回路２５は、例えばポインタ
マークやトリミング枠等を表示するためのキャラクタ等
も発生可能となっている。重畳回路１２においては、キ
ャラクタ発生回路２５からのキャラクタ表示信号が、上
記アナログ画像信号に対して重畳されて出力される。重
畳回路１２からのＲｌＧ、Ｂ画像体号、いわゆるカラー
コンポーネント信号は、出力端子１３Ｒ１１３Ｇ、１３
Ｂを介して取り出され、カラーＣＲＴ　（陰極線管）１
４等の表示装置に送られる。なお、上記重畳回路１２か
らのＲ，Ｇ、Ｂ画像体号は、Ｙ（輝度）信号マトリクス
回路１５及びＣ（クロマ）信号マトリクス回路１６にそ
れぞれ送られてＹ信号及びＣ信号となり、出力端子１３
Ｙ及び１３Ｃからそれぞれ出力される。これらのＹ信号
及びＣ信号は、混合回路１７でミックスされて、いわゆ
る複合（コンポジット）カラー映像信号Ｓｖとなり、出
力端子１３Ｖを介して出力される。

次に、上記読み取りタイミング制御回路９及びメモリ制
御回路１０は、システム制御回路（いわゆるシステムコ
ントローラ）２１により制御されており、このシステム
制御回路２１は、ＣＰＵ２２との間でデータや制御信号
の送受が行われるようになっている。このシステム制御
回路２１とＣＰＵ２２とは一体的な構成としてもよい。

キー人力装置２３からは、画像読み取り開始操作や、表
示画像内容をスクロールさせたり、表示画像内の任意の
箇所を指示するためのポインタマークを表示させたり、
表示画像内の任意の範囲を指定して再度読み取りを行わ
せるためのトリミング枠を表示させたりするためのキー
人力信号をＣＰＵ２２に供給するようになっている。こ
のＣＰＵ２２は、キャラクタ発生回路２５を制御して、
所望のキャラクタ、例えばポインタマークやトリミング
枠等を表示するためのキャラクタを発生させ、これらの
キャラクタに基づくキャラクタ表示信号を上記なお、シ
ステム制御回路２１からは、水平同期信号ＨＤ、垂直同
期信号ＶＤ及びこれらの同期信号が混合されたコンポジ
ント同期信号５ＹＮＣがそれぞれ出力端子１８Ｈ，１８
Ｖ、１８Ｓに送られている。

このような構成の画像読み取り装置によれば、短時間で
応答性良く画像原稿を映像化してＣＲＴモニタ表示装置
等に表示させることができ、例えば展示会や講演会等で
のプレゼンテーション等に用いるのに好適である。

このような画像読み取り装置に、本発明に係る光電変換
素子のシェーディング補正回路を使用した場合には、少
なくとも黒レベルデータのライン上での固定パターンが
なくなり、出力画像上での検すじ等の悪影響を低減する
ことができる。また、白レベルデータについても複数ラ
イン間でシャフリングすることにより、出力画像への悪
影響をさらに軽減することができる。

〔発明の効果〕

以上説明したことからも明らかなように、本発明に係る
光ｉｉ変換素子のシェーディング補正回路によれば、光
電変換素子により複数回撮像された所定レベルの画像信
号の各画素毎の出力特性データを上記撮像回毎にそれぞ
れ記憶させ、これらの撮像回数分の各画素毎の出力特性
データを、各画素毎に上記撮像回を任意に切り換えて読
み出してシェーディング補正用データとすることにより
、１回の撮像により生ずる固定パターンを複数回の撮像
データに分散させて、出力画像に現れる横すし等の悪影
響を軽減することができる。

さらに、本発明によれば、複数回の撮像により得られた
出力特性データを平均化する場合に比べて、回路が簡単
であり、平均化処理時間が不要で高速応答に適している
。

【図面の簡単な説明】

第１図は本発明に係る光電変換素子のシェーディング補
正回路の一実施例及びその周辺を示すブロック回路図、
第２図Ａ−Ｄは該実施例の動作を説明するための波形図
、第３回は該実施例が用いられる画像読み取り装置の全
体の概略構成を示すフロック回路図である。 ＣＤ・・・・・・画像原稿 １・・・・・・・・原稿１＆置台 ２・・・・・・・・画像読み取りヘッド３・・・・・・
・・光源 ４・・・・・・・・ＣＣＤラインセンサ６・・・・・・
・・Ａ／Ｄ変換器 ８・・・・・・・・画像メモリ ９・・・・・・・・タイミング制御回路２０・・・・・
・メモリ制御回路 １１・・・・・・Ｄ／Ａ変換器 １２・・・・・・重畳回路 ２１・・・・・・システム制御回路 ２２・・・・・・ＣＰＵ ２８・・・・・・光源駆動回路 ２９・・・・・・ラインセンサ駆動回路０・・・・・・
シェーディング補正回路１・・・・・・黒レベル用メモ
リ ２・・・・・・加算器（減算器） ３・・・・・・白レベル用メモリ ４・・・・・・割り算器 ５・・・・・・不規則アドレス発生回路７・・・・・・
出力端子 ９・・・・・・クロック発生器 特許

Claims (1)

【特許請求の範囲】
1. 複数個の受光素子が配置されて成る光電変換素子のシェ
   ーディング歪みを補正するための光電変換素子のシェー
   ディング補正回路において、上記光電変換素子により複
   数回撮像された所定レベルの画像信号の各画素毎の出力
   特性データを上記撮像回毎にそれぞれ記憶する記憶手段
   を備え、この記憶手段に記憶された上記撮像回数分の各
   画素毎の出力特性データを、各画素毎に上記撮像回を任
   意に切り換えて読み出してシェーディング補正用データ
   とすることを特徴とする光電変換素子のシェーディング
   補正回路。