JPH04253370A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPH04253370A
JPH04253370A JP3029446A JP2944691A JPH04253370A JP H04253370 A JPH04253370 A JP H04253370A JP 3029446 A JP3029446 A JP 3029446A JP 2944691 A JP2944691 A JP 2944691A JP H04253370 A JPH04253370 A JP H04253370A
Authority
JP
Japan
Prior art keywords
wiring
input
integrated circuit
semiconductor integrated
circuit device
Prior art date
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Pending
Application number
JP3029446A
Other languages
English (en)
Inventor
Yoshitaka Aoki
青木　義孝
Kenji Yamamoto
健次 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
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Publication of JPH04253370A publication Critical patent/JPH04253370A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
係り、特にＲＡＭ付きゲートアレイ方式の半導体集積回
路装置に関する。
【０００２】
【従来の技術】従来のＲＡＭ付きゲートアレイ方式の半
導体集積回路装置においては、図２に示すように入出力
バッファ２２と内部セル２３との間の接続配線は、ＲＡ
Ｍ領域２４とＲＡＭ領域２４との間のフィールド上の配
線チャネル領域で自動配線によって行っていた。
【０００３】
【発明が解決しようとする課題】このような従来のＲＡ
Ｍ付きゲートアレイ方式の半導体集積回路装置では、Ｒ
ＡＭ領域の大きさは、下地設計時にＲＡＭの構成によっ
て予め決まってしまう。そのため、ＲＡＭ領域とＲＡＭ
領域との間のフィールド上の配線可能間隔及びフィール
ド上の配線可能チャネル数も決まってしまう。
【０００４】従って、所望の回路で入出力バッファを入
出力信号兼用として多数使用した場合、ＲＡＭ領域とＲ
ＡＭ領域との間のフィールド上の配線チャネル数が不足
し、入出力バッファと内部セルとを接続することができ
なくなり、未配線が発生するという欠点があった。また
、上述した未配線をなくすためには、入出力信号端子の
位置を変更しなければならないという欠点もあった。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、入出力バッファを入出力信号兼用として多
数使用した場合にも、入出力信号端子の位置を変更する
ことなく充分な配線チャネル数を得ることができ、未配
線の発生がない半導体集積回路装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段】本発明に係るＲＡＭ付き
ゲートアレイ方式の半導体集積回路装置は、ＲＡＭ領域
上に入出力バッファと内部セルとを接続するための固定
配線を設けたことを特徴とする。
【０００７】
【作用】本発明のＲＡＭ付きゲートアレイ方式の半導体
集積回路装置においては、ＲＡＭ領域上に入出力バッフ
ァと内部セルとを接続するための固定配線を設けており
、入出力バッファを入出力信号兼用として多数使用した
場合にも、入出力信号端子の位置を変更することなく充
分な配線チャネル数を得ることができ、未配線が発生す
ることもない。
【０００８】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
【０００９】図１は、本発明の一実施例に係る半導体集
積回路の半導体チップの構成を示す。
【００１０】図１に示す半導体チップ１１は、入出力バ
ッファ１２、内部セル１３、ＲＡＭ領域１４及びＲＡＭ
領域１４に設けられた固定配線１５を備えている。
【００１１】即ち、半導体チップ１１の下地設計時に、
配線層を３層構造とすれば、ＲＡＭ領域１４内の配線を
予め２層配線までとして第１層配線及び第２層配線を用
いて設計しておき、ＲＡＭ領域１４上に入出力バッファ
１２と内部セル１３を接続する配線を第３層配線を用い
た固定配線１５により構成する。
【００１２】このような構成の半導体チップ１１は、所
望の回路において、入出力バッファ１２を入出力信号兼
用として多数使用した場合でも入出力バッファ１２と内
部セル１３とが固定配線１５により確実に接続され、未
配線が発生することはない。また未配線をなくすために
入出力信号端子の位置を変更する必要もなくなる。
【００１３】このように、入出力バッファ１２と内部セ
ル１３とをＲＡＭ領域１４上に設けられる固定配線１５
を用いて接続する構成としたので、入出力バッファ１２
と内部セル１３との間の未配線はなくなり、且つ入出力
信号端子の位置を変更する必要もなくなる。
【００１４】特にゲートアレイ方式の設計の場合は、自
動配線のため、入出力バッファ１２と内部セル１３との
接続が容易になり、設計工数の短縮に効果は大である。
【００１５】
【発明の効果】以上述べたように、本発明によれば、入
出力バッファと内部セルとをＲＡＭ領域上に設けられる
固定配線を用いて配線するようにしたので、入出力信号
端子の位置を変更することなく入出力バッファと内部セ
ルとの未配線をなくすことができる半導体集積回路装置
を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体集積回路装置の
構成を示す半導体チップの平面図である。
【図２】従来の半導体集積回路装置の一例を示す半導体
チップの平面図である。
【符号の説明】
１１；半導体チップ １２；入出力バッファ １３；内部セル １４；ＲＡＭ領域 １５；固定配線

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　ＲＡＭ付きゲートアレイ方式の半導体
    集積回路装置において、ＲＡＭ領域上に入出力バッファ
    と内部セルとを接続するための固定配線を設けたことを
    特徴とする半導体集積回路装置。
  2. 【請求項２】　　前記ＲＡＭ領域は多層配線構造とし、
    且つ前記固定配線は前記多層配線構造のうちの１層を用
    いたことを特徴とする請求項１に記載の半導体集積回路
    装置。
  3. 【請求項３】　　前記ＲＡＭ領域は入出力バッファと内
    部セルとの間に配設されることを特徴とする請求項２又
    は３のいずれか１項に記載の半導体集積回路装置。
JP3029446A 1991-01-29 1991-01-29 半導体集積回路装置 Pending JPH04253370A (ja)

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