JPH0574937A - 標準セル - Google Patents
標準セルInfo
- Publication number
- JPH0574937A JPH0574937A JP3261267A JP26126791A JPH0574937A JP H0574937 A JPH0574937 A JP H0574937A JP 3261267 A JP3261267 A JP 3261267A JP 26126791 A JP26126791 A JP 26126791A JP H0574937 A JPH0574937 A JP H0574937A
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- JP
- Japan
- Prior art keywords
- feed
- cell
- standard cell
- layered metal
- double layered
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000002184 metal Substances 0.000 abstract description 34
- 239000004020 conductor Substances 0.000 abstract 4
- 230000006870 function Effects 0.000 abstract 3
- 230000003915 cell function Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 28
- 238000009792 diffusion process Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 標準セル方式による自動配置配線の半導体集
積回路のチップサイズの縮小化を計ることを目的とす
る。 【構成】 標準セルの領域にフィード配線を設け、フィ
ードセルを配置する必要をなくした。
積回路のチップサイズの縮小化を計ることを目的とす
る。 【構成】 標準セルの領域にフィード配線を設け、フィ
ードセルを配置する必要をなくした。
Description
【０００１】
【産業上の利用分野】本発明は、標準セル方式による自
動配置配線の半導体集積回路に関するもので特に大規模
集積回路の標準セルとして設計の自動化に使用するもの
である。
動配置配線の半導体集積回路に関するもので特に大規模
集積回路の標準セルとして設計の自動化に使用するもの
である。
【０００２】
【従来の技術】従来、標準セルを使用して半導体集積回
路を自動配置配線する場合、図２に示すような標準セル
の他に図３に示すようなフィードセルを登録しておき、
標準セルアレイに必要に応じてフィードセルを組み込む
方法が採られてきた。図２は従来の標準セルの一例（イ
ンバータ）のパターンを示し、図３はフィードセルのパ
ターンを示す。図において、１は電源用の１層メタル、
２はグランド用の１層メタル、３は配線の１層メタル、
４はポリシリコンゲート、５は入力用の２層メタル、６
は出力用の２層メタル、７はソース用のＰ形拡散、８は
ドレイン用のＰ形拡散、９はソース用のＮ形拡散、１０
はドレイン用のＮ形拡散、１１は拡散と１層メタルのコ
ンタクト、１２はポリシリコンと１層メタルのコンタク
ト、１３は１層メタルと２層メタルのコンタクト、１４
はフィードの２層メタルである。
路を自動配置配線する場合、図２に示すような標準セル
の他に図３に示すようなフィードセルを登録しておき、
標準セルアレイに必要に応じてフィードセルを組み込む
方法が採られてきた。図２は従来の標準セルの一例（イ
ンバータ）のパターンを示し、図３はフィードセルのパ
ターンを示す。図において、１は電源用の１層メタル、
２はグランド用の１層メタル、３は配線の１層メタル、
４はポリシリコンゲート、５は入力用の２層メタル、６
は出力用の２層メタル、７はソース用のＰ形拡散、８は
ドレイン用のＰ形拡散、９はソース用のＮ形拡散、１０
はドレイン用のＮ形拡散、１１は拡散と１層メタルのコ
ンタクト、１２はポリシリコンと１層メタルのコンタク
ト、１３は１層メタルと２層メタルのコンタクト、１４
はフィードの２層メタルである。
【０００３】
【発明が解決しようとする課題】上記のような従来の方
法では、回路規模が大きくなるとフィードセルが多く使
用されるようになり、回路の論理に関係のないフィード
セルによってチップサイズが大きくなるという問題があ
った。本発明は上記の問題に鑑みてなされたもので、回
路規模が大きくなって多くのフィード配線が必要になっ
ても、フィード配線のためにチップサイズが大きくなる
ことのない自動配置配線の標準セルを提供することを目
的とする。
法では、回路規模が大きくなるとフィードセルが多く使
用されるようになり、回路の論理に関係のないフィード
セルによってチップサイズが大きくなるという問題があ
った。本発明は上記の問題に鑑みてなされたもので、回
路規模が大きくなって多くのフィード配線が必要になっ
ても、フィード配線のためにチップサイズが大きくなる
ことのない自動配置配線の標準セルを提供することを目
的とする。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
は、２層又は２層以上の配線層を備えた標準セル領域に
フィード配線を設けて標準セルにフィード機能を持た
せ、この標準セルを使用して自動配置配線したものであ
る。
は、２層又は２層以上の配線層を備えた標準セル領域に
フィード配線を設けて標準セルにフィード機能を持た
せ、この標準セルを使用して自動配置配線したものであ
る。
【０００５】
【作用】上記の方法によると、チップ上にフィードセル
を新たに設けておく必要がなくなり、チップサイズを小
さくすることができる。
を新たに設けておく必要がなくなり、チップサイズを小
さくすることができる。
【０００６】
【実施例】図１は本発明の半導体集積回路の自動配置配
線に使用する標準セルの一例のパターンを示す。図にお
いて各符号は図２, 図３の同一符号と同一又は相当する
部分を示す。インバータセルの領域にフィード配線の２
層メタル１４を設け標準セルにフィード機能を持たせた
例である。この標準セルを配置し、インバータの入力２
層メタル５と出力２層メタル６に２層メタル配線を接続
するとともに、フィード配線の２層メタル１４を使用し
て当該セルの上方の２層メタル配線と下方の２層メタル
配線を接続し、従来使用していたフィードセルの役目を
果たさせる。
線に使用する標準セルの一例のパターンを示す。図にお
いて各符号は図２, 図３の同一符号と同一又は相当する
部分を示す。インバータセルの領域にフィード配線の２
層メタル１４を設け標準セルにフィード機能を持たせた
例である。この標準セルを配置し、インバータの入力２
層メタル５と出力２層メタル６に２層メタル配線を接続
するとともに、フィード配線の２層メタル１４を使用し
て当該セルの上方の２層メタル配線と下方の２層メタル
配線を接続し、従来使用していたフィードセルの役目を
果たさせる。
【０００７】上記のように標準セルに入出力に接続され
ない信号をパスさせる機能を持たせることでセルアレイ
中に配置するフィードセルを減らし、チップサイズを小
さくすることができる。上記実施例では標準セルのうち
インバータセルを使って説明したが、他の標準セルにフ
ィード機能を持たせてもよい。
ない信号をパスさせる機能を持たせることでセルアレイ
中に配置するフィードセルを減らし、チップサイズを小
さくすることができる。上記実施例では標準セルのうち
インバータセルを使って説明したが、他の標準セルにフ
ィード機能を持たせてもよい。
【０００８】
【発明の効果】以上説明したように、本発明によれば、
標準セル上にフィード配線を設けたために新たにフィー
ドセルを配置する必要がなくなり、チップサイズが小さ
くなるという効果がある。
標準セル上にフィード配線を設けたために新たにフィー
ドセルを配置する必要がなくなり、チップサイズが小さ
くなるという効果がある。
【図１】本発明の自動配置配線に使用する標準セルの一
例のパターンを示す平面図である。
例のパターンを示す平面図である。
【図２】従来の標準セルの一例のパターンを示す平面図
である。
である。
【図３】従来使用してきたフィードセルの一例のパター
ンを示す平面図である。
ンを示す平面図である。
１ 電源用の１層メタル ２ グランド用の１層メタル ３ 配線の１層メタル ４ ポリシリコンゲート ５ 入力用の２層メタル ６ 出力用の２層メタル ７ ソース用のＰ形拡散 ８ ドレイン用のＰ形拡散 ９ ソース用のＮ形拡散 １０ ドレイン用のＮ形拡散 １１ 拡散と１層メタルのコンタクト １２ ポリシリコンと１層メタルのコンタクト １３ １層メタルと２層メタルのコンタクト １４ フィードの２層メタル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 皆川 真二 東京都豊島区西池袋１丁目17番10号 株式 会社エヌ・ジエイ・アールセミコンダクタ 内
Claims (1)
- 【請求項１】 ２層又は２層以上の配線層を備えた標準
セルを使用して自動配置配線する半導体集積回路におい
て、標準セル領域にフィード配線を設け標準セルにフィ
ード機能を持たせて自動配置配線したことを特徴とする
標準セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261267A JPH0574937A (ja) | 1991-09-13 | 1991-09-13 | 標準セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261267A JPH0574937A (ja) | 1991-09-13 | 1991-09-13 | 標準セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574937A true JPH0574937A (ja) | 1993-03-26 |
Family
ID=17359455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261267A Pending JPH0574937A (ja) | 1991-09-13 | 1991-09-13 | 標準セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574937A (ja) |
-
1991
- 1991-09-13 JP JP3261267A patent/JPH0574937A/ja active Pending
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