JPH0627204A - 集積回路テスト・モード設定方式 - Google Patents
集積回路テスト・モード設定方式Info
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- JPH0627204A JPH0627204A JP4180062A JP18006292A JPH0627204A JP H0627204 A JPH0627204 A JP H0627204A JP 4180062 A JP4180062 A JP 4180062A JP 18006292 A JP18006292 A JP 18006292A JP H0627204 A JPH0627204 A JP H0627204A
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- integrated circuit
- mode setting
- setting
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【目的】 複数機能を持つ集積回路のテスト・モード設
定を１本の外部端子を使用するだけで行うことができる
集積回路テスト・モード設定方式を提供すること。 【構成】 テスト・モードを設定する際、集積回路１の
機能ブロック１−１，１−２，…１−ｎに設けられた、
各機能ブロックの本来の機能を設定するための内部レジ
スタ１−１ａ，１−２ａ，…１−ｎａの内の所定の内部
レジスタを所定の状態に設定し、テスト・モード設定端
子３よりテスト・モード設定信号に入力する。論理回路
２は内部レジスタ１−１ａ，１−２ａ，…１−ｎａの出
力とテスト・モード設定端子３より与えられるテスト・
モード設定信号との論理演算を行い、その出力により、
所定の機能ブロックをテスト・モードに設定する。
定を１本の外部端子を使用するだけで行うことができる
集積回路テスト・モード設定方式を提供すること。 【構成】 テスト・モードを設定する際、集積回路１の
機能ブロック１−１，１−２，…１−ｎに設けられた、
各機能ブロックの本来の機能を設定するための内部レジ
スタ１−１ａ，１−２ａ，…１−ｎａの内の所定の内部
レジスタを所定の状態に設定し、テスト・モード設定端
子３よりテスト・モード設定信号に入力する。論理回路
２は内部レジスタ１−１ａ，１−２ａ，…１−ｎａの出
力とテスト・モード設定端子３より与えられるテスト・
モード設定信号との論理演算を行い、その出力により、
所定の機能ブロックをテスト・モードに設定する。
Description
【０００１】
【産業上の利用分野】本発明は、相互に関係がない複数
の機能ブロックを持つ集積回路のテスト・モード設定方
式に関し、特に本発明は集積回路内部の複数の機能ブロ
ックのテスト・モード設定を１つの端子で行うことがで
きる集積回路テスト・モード設定方式に関するものであ
る。
の機能ブロックを持つ集積回路のテスト・モード設定方
式に関し、特に本発明は集積回路内部の複数の機能ブロ
ックのテスト・モード設定を１つの端子で行うことがで
きる集積回路テスト・モード設定方式に関するものであ
る。
【０００２】
【従来の技術】集積回路には、通常テスト・モード設定
端子が設けられ、集積回路の内部の機能をテストする際
には、テスト・モード設定端子よりテストする集積回路
の機能、モード等を設定し、テストを行っている。従
来、複数の機能ブロックを持つ集積回路のテストする場
合には、必要なテスト数に合わせたテスト端子を設け
たり、テスト・モード設定専用の内部レジスタ、デコ
ーダを設け、テスト時、外部よりテストする機能ブロッ
ク、テスト・モード等を設定してテストを行っていた。
端子が設けられ、集積回路の内部の機能をテストする際
には、テスト・モード設定端子よりテストする集積回路
の機能、モード等を設定し、テストを行っている。従
来、複数の機能ブロックを持つ集積回路のテストする場
合には、必要なテスト数に合わせたテスト端子を設け
たり、テスト・モード設定専用の内部レジスタ、デコ
ーダを設け、テスト時、外部よりテストする機能ブロッ
ク、テスト・モード等を設定してテストを行っていた。
【０００３】
【発明が解決しようとする課題】ところで、上記のよ
うに、必要なテスト数に合わせたテスト端子を設ける場
合には、集積回路内部の機能、そのテスト・モードに対
応した数の外部端子を設ける必要があり、特に、集積回
路内部に複数機能ブロックを持つ集積回路においては、
テスト・モード設定のために多くの外部端子を設ける必
要があり、パッケージ・サイズが大きくなるという欠点
があった。
うに、必要なテスト数に合わせたテスト端子を設ける場
合には、集積回路内部の機能、そのテスト・モードに対
応した数の外部端子を設ける必要があり、特に、集積回
路内部に複数機能ブロックを持つ集積回路においては、
テスト・モード設定のために多くの外部端子を設ける必
要があり、パッケージ・サイズが大きくなるという欠点
があった。
【０００４】また、上記のようにテスト・モード設定
専用の内部レジスタ、デコーダを設けた場合には、上記
に較べテスト・モード設定のための外部端子の数を減
少させることはできるが、内部レジスタを設定するため
の複数本の外部端子を必要とするとともに、集積回路内
部にテスト・モード設定専用の内部レジスタ、デコーダ
を設ける必要があり、パッケージ・サイズが大きくなる
とともに、その内部構成が複雑になるという欠点があっ
た。
専用の内部レジスタ、デコーダを設けた場合には、上記
に較べテスト・モード設定のための外部端子の数を減
少させることはできるが、内部レジスタを設定するため
の複数本の外部端子を必要とするとともに、集積回路内
部にテスト・モード設定専用の内部レジスタ、デコーダ
を設ける必要があり、パッケージ・サイズが大きくなる
とともに、その内部構成が複雑になるという欠点があっ
た。
【０００５】本発明は上記した従来技術の欠点に鑑みな
されたものであって、複数機能を持つ集積回路のテスト
・モード設定を１本の外部端子を使用するだけで行うこ
とができる集積回路テスト・モード設定方式を提供する
ことを目的とする。
されたものであって、複数機能を持つ集積回路のテスト
・モード設定を１本の外部端子を使用するだけで行うこ
とができる集積回路テスト・モード設定方式を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】図１は本発明の基本構成
図てある。本発明においては、上記課題を解決するた
め、機能上相互に関係を持たない複数の機能ブロック１
−１，１−２，…１−ｎを備えた集積回路１のテスト・
モード設定方式において、集積回路１に１つのテスト・
モード設定端子３を設けるとともに、集積回路１内部
に、上記複数の機能ブロック１−１，１−２，…１−ｎ
が本来備えている内部レジスタ１−１ａ，１−２ａ，…
１−ｎａの出力と上記テスト・モード設定端子３との論
理演算を行う論理回路２を設け、集積回路１の複数の機
能ブロック１−１，１−２，…１−ｎの内の特定の機能
ブロックをテスト・モードに設定するに際して、外部端
子より信号を入力して上記内部レジスタ１−１ａ，１−
２ａ，…１−ｎａの内の特定の内部レジスタを所定の状
態に設定するとともに、テスト・モード設定端子３より
テスト・モード設定信号を入力し、上記論理回路２の出
力により複数の機能ブロック１−１，１−２，…１−ｎ
の内の特定の機能ブロックをテスト・モードに設定する
ように構成したものである。
図てある。本発明においては、上記課題を解決するた
め、機能上相互に関係を持たない複数の機能ブロック１
−１，１−２，…１−ｎを備えた集積回路１のテスト・
モード設定方式において、集積回路１に１つのテスト・
モード設定端子３を設けるとともに、集積回路１内部
に、上記複数の機能ブロック１−１，１−２，…１−ｎ
が本来備えている内部レジスタ１−１ａ，１−２ａ，…
１−ｎａの出力と上記テスト・モード設定端子３との論
理演算を行う論理回路２を設け、集積回路１の複数の機
能ブロック１−１，１−２，…１−ｎの内の特定の機能
ブロックをテスト・モードに設定するに際して、外部端
子より信号を入力して上記内部レジスタ１−１ａ，１−
２ａ，…１−ｎａの内の特定の内部レジスタを所定の状
態に設定するとともに、テスト・モード設定端子３より
テスト・モード設定信号を入力し、上記論理回路２の出
力により複数の機能ブロック１−１，１−２，…１−ｎ
の内の特定の機能ブロックをテスト・モードに設定する
ように構成したものである。
【０００７】
【作用】機能ブロック１−１，１−２，…１−ｎの内の
所望の機能ブロックをテスト・モードに設定する場合、
機能ブロック１−１，１−２，…１−ｎの内部に設けら
れた内部レジスタ１−１ａ，１−２ａ，…１−ｎａの内
の所定の内部レジスタを所定の状態に設定し、テスト・
モード設定端子３よりテスト・モード設定信号に入力す
る。
所望の機能ブロックをテスト・モードに設定する場合、
機能ブロック１−１，１−２，…１−ｎの内部に設けら
れた内部レジスタ１−１ａ，１−２ａ，…１−ｎａの内
の所定の内部レジスタを所定の状態に設定し、テスト・
モード設定端子３よりテスト・モード設定信号に入力す
る。
【０００８】論理回路２は内部レジスタ１−１ａ，１−
２ａ，…１−ｎａの出力とテスト・モード設定端子３よ
りテスト・モード設定信号との論理演算を行い、その出
力により、所定の機能ブロックをテスト・モードに設定
する。内部レジスタ１−１ａ，１−２ａ，…１−ｎａの
出力と、外部端子より入力されるテスト・モード設定信
号を用いて、集積回路１内部の複数の機能ブロック１−
１，１−２，…１−ｎをテスト・モードに設定している
ので、１本のテスト・モード設定用端子により複数のテ
スト・モードを設定することができるとともに、テスト
・モード設定のためのゲート回路の構成を簡単にするこ
とができる。
２ａ，…１−ｎａの出力とテスト・モード設定端子３よ
りテスト・モード設定信号との論理演算を行い、その出
力により、所定の機能ブロックをテスト・モードに設定
する。内部レジスタ１−１ａ，１−２ａ，…１−ｎａの
出力と、外部端子より入力されるテスト・モード設定信
号を用いて、集積回路１内部の複数の機能ブロック１−
１，１−２，…１−ｎをテスト・モードに設定している
ので、１本のテスト・モード設定用端子により複数のテ
スト・モードを設定することができるとともに、テスト
・モード設定のためのゲート回路の構成を簡単にするこ
とができる。
【０００９】
【実施例】図２は本発明の１実施例を示す図であり、同
図において、１１は集積回路であり、その内部に複数の
機能ブロック１２，１３，１４を備えている。１２，１
３，１４は、それぞれ、集積回路１１の内部のＡ機能ブ
ロック、Ｂ機能ブロック、Ｃ機能ブロックであり、これ
らの機能は独立した機能であって、相互に機能上の関係
を持たない。ＡおよびＢ機能ブロック１２，１３はそれ
ぞれの機能ブロックをテスト・モードに設定するための
テスト設定入力ＸＴＥＳＴＡ、ＸＴＥＳＴＢを備え、ま
た、Ｃ機能ブロック１４は２種類の第１および第２のテ
スト・モードを設定するテスト・モード設定入力ＸＴＥ
ＳＴＣ１、ＸＴＥＳＴＣ２を備えている。 なお、これ
らのテスト・モード設定入力ＸＴＥＳＴＡ、ＸＴＥＳＴ
Ｂ、ＸＴＥＳＴＣ１、ＸＴＥＳＴＣ２はアクティブ・ロ
ーであり、その値がロー・レベルのとき、それぞれのテ
スト・モードが設定される。
図において、１１は集積回路であり、その内部に複数の
機能ブロック１２，１３，１４を備えている。１２，１
３，１４は、それぞれ、集積回路１１の内部のＡ機能ブ
ロック、Ｂ機能ブロック、Ｃ機能ブロックであり、これ
らの機能は独立した機能であって、相互に機能上の関係
を持たない。ＡおよびＢ機能ブロック１２，１３はそれ
ぞれの機能ブロックをテスト・モードに設定するための
テスト設定入力ＸＴＥＳＴＡ、ＸＴＥＳＴＢを備え、ま
た、Ｃ機能ブロック１４は２種類の第１および第２のテ
スト・モードを設定するテスト・モード設定入力ＸＴＥ
ＳＴＣ１、ＸＴＥＳＴＣ２を備えている。 なお、これ
らのテスト・モード設定入力ＸＴＥＳＴＡ、ＸＴＥＳＴ
Ｂ、ＸＴＥＳＴＣ１、ＸＴＥＳＴＣ２はアクティブ・ロ
ーであり、その値がロー・レベルのとき、それぞれのテ
スト・モードが設定される。
【００１０】また、Ａ，ＢおよびＣ機能ブロック１２，
１３，１４はその入出力が共通バスで接続され、集積回
路１１の外部端子に接続されている。１２ａ，１３ａ，
１４ａは、Ａ，ＢおよびＣ機能ブロック１２，１３，１
４が備えている本来の機能を設定（例えば、その制御モ
ード等の設定）するために設けられた第１，第２，第３
の内部レジスタであり、その設定は集積回路１１の外部
端子より設定することができる。また、上記したよう
に、各機能ブロック１２，１３，１４は機能上独立して
いるので、通常動作時、各機能ブロック１２，１３，１
４の内部レジスタ１２ａ，１３ａ，１４ａの出力ＸＱ
Ａ，ＸＱＢ，ＸＱＣが他の機能ブロックの機能に影響を
及ぼすことはない。
１３，１４はその入出力が共通バスで接続され、集積回
路１１の外部端子に接続されている。１２ａ，１３ａ，
１４ａは、Ａ，ＢおよびＣ機能ブロック１２，１３，１
４が備えている本来の機能を設定（例えば、その制御モ
ード等の設定）するために設けられた第１，第２，第３
の内部レジスタであり、その設定は集積回路１１の外部
端子より設定することができる。また、上記したよう
に、各機能ブロック１２，１３，１４は機能上独立して
いるので、通常動作時、各機能ブロック１２，１３，１
４の内部レジスタ１２ａ，１３ａ，１４ａの出力ＸＱ
Ａ，ＸＱＢ，ＸＱＣが他の機能ブロックの機能に影響を
及ぼすことはない。
【００１１】なお、内部レジスタ１２ａ，１３ａ，１４
ａの出力ＸＱＡ，ＸＱＢ，ＸＱＣはアクティブ・ローで
あり、設定時、その値がロー・レベルとなる。Ｇ１，Ｇ
２，Ｇ３，Ｇ４はオア・ゲート、Ｔ１は集積回路１１の
テスト・モード設定用外部端子であり、その入力に外部
よりテスト・モード設定信号ＸＴＥＳＴが与えられる。
なお、テスト・モード設定信号ＸＴＥＳＴは内部レジス
タ１２ａ，１３ａ，１４ａの出力ＸＱＡ，ＸＱＢ，ＸＱ
Ｃと同様、アクティブ・ローであり、設定時、その値が
ロー・レベルとなる。
ａの出力ＸＱＡ，ＸＱＢ，ＸＱＣはアクティブ・ローで
あり、設定時、その値がロー・レベルとなる。Ｇ１，Ｇ
２，Ｇ３，Ｇ４はオア・ゲート、Ｔ１は集積回路１１の
テスト・モード設定用外部端子であり、その入力に外部
よりテスト・モード設定信号ＸＴＥＳＴが与えられる。
なお、テスト・モード設定信号ＸＴＥＳＴは内部レジス
タ１２ａ，１３ａ，１４ａの出力ＸＱＡ，ＸＱＢ，ＸＱ
Ｃと同様、アクティブ・ローであり、設定時、その値が
ロー・レベルとなる。
【００１２】また、テスト・モード設定用外部端子Ｔ１
はオア・ゲートＧ１，Ｇ２，Ｇ３，Ｇ４の１入力端子に
接続され、オア・ゲートＧ１，Ｇ２，Ｇ３，Ｇ４の他の
入力端子には、第１，第２，第３の内部レジスタ１２
ａ，１３ａ，１４ａの出力が接続されている。オア・ゲ
ートＧ１の出力はＡ機能ブロック１２のテスト・モード
設定入力ＸＴＥＳＴＡに接続され、オア・ゲートＧ２の
出力はＢ機能ブロック１３のテスト・モード設定入力Ｘ
ＴＥＳＴＢに接続され、また、オア・ゲートＧ３，Ｇ４
の出力は、それぞれ、Ｃ機能ブロック１４のテスト・モ
ード設定入力ＸＴＥＳＴＣ１，ＸＴＥＳＴＣ２に接続さ
れている。
はオア・ゲートＧ１，Ｇ２，Ｇ３，Ｇ４の１入力端子に
接続され、オア・ゲートＧ１，Ｇ２，Ｇ３，Ｇ４の他の
入力端子には、第１，第２，第３の内部レジスタ１２
ａ，１３ａ，１４ａの出力が接続されている。オア・ゲ
ートＧ１の出力はＡ機能ブロック１２のテスト・モード
設定入力ＸＴＥＳＴＡに接続され、オア・ゲートＧ２の
出力はＢ機能ブロック１３のテスト・モード設定入力Ｘ
ＴＥＳＴＢに接続され、また、オア・ゲートＧ３，Ｇ４
の出力は、それぞれ、Ｃ機能ブロック１４のテスト・モ
ード設定入力ＸＴＥＳＴＣ１，ＸＴＥＳＴＣ２に接続さ
れている。
【００１３】図３は図２における各機能ブロック１２，
１３，１４をテスト・モードに設定する手順を示したフ
ローチャートであり、同図（ａ）はＡ機能ブロック１２
をテスト・モードに設定する手順、同図（ｂ）はＢ機能
ブロック１３をテスト・モードに設定する手順、同図
（ｃ）はＣ機能ブロック１４を第１および第２のテスト
・モードに設定する手順、同図（ｄ）はＣ機能ブロック
１４を第２のテスト・モードに設定する手順を示す。
１３，１４をテスト・モードに設定する手順を示したフ
ローチャートであり、同図（ａ）はＡ機能ブロック１２
をテスト・モードに設定する手順、同図（ｂ）はＢ機能
ブロック１３をテスト・モードに設定する手順、同図
（ｃ）はＣ機能ブロック１４を第１および第２のテスト
・モードに設定する手順、同図（ｄ）はＣ機能ブロック
１４を第２のテスト・モードに設定する手順を示す。
【００１４】次に図３のフローチャートを用いて、図２
に示す実施例のテスト・モードの設定について説明す
る。Ａ機能ブロック１２をテスト・モードに設定する場
合には、図３（ａ）に示すように、ステップＳ１におい
て、集積回路１１の外部設定端子よりＣ機能ブロック１
４の第３の内部レジスタ１４ａをアサートし、その出力
ＸＱＣをロー・レベルし、ステップＳ２において、集積
回路１１の外部設定端子よりＢ機能ブロック１３の第２
の内部レジスタ１３ａをアサートし、その出力ＸＱＢを
ロー・レベルとする。
に示す実施例のテスト・モードの設定について説明す
る。Ａ機能ブロック１２をテスト・モードに設定する場
合には、図３（ａ）に示すように、ステップＳ１におい
て、集積回路１１の外部設定端子よりＣ機能ブロック１
４の第３の内部レジスタ１４ａをアサートし、その出力
ＸＱＣをロー・レベルし、ステップＳ２において、集積
回路１１の外部設定端子よりＢ機能ブロック１３の第２
の内部レジスタ１３ａをアサートし、その出力ＸＱＢを
ロー・レベルとする。
【００１５】次いで、ステップＳ３において、図２の集
積回路１１の外部入力端子ＸＴＥＳＴをロー・レベルと
すると、オア・ゲートＧ１の入力がすべてロー・レベル
となるので、その出力がロー・レベルとなり、テスト・
モード設定入力ＸＴＥＳＴＡがロー・レベルとなり、Ａ
機能ブロック１２のテスト・モードが設定される。Ｂ機
能ブロック１３をテスト・モードに設定する場合には、
図３（ｂ）に示すように、ステップＳ１において、集積
回路１１の外部設定端子よりＡ機能ブロック１２の第１
の内部レジスタ１２ａをアサートし、その出力ＸＱＡを
ロー・レベルし、ステップＳ２において、集積回路１１
の外部設定端子よりＣ機能ブロック１４の第３の内部レ
ジスタ１４ａをアサートし、その出力ＸＱＣをロー・レ
ベルとする。
積回路１１の外部入力端子ＸＴＥＳＴをロー・レベルと
すると、オア・ゲートＧ１の入力がすべてロー・レベル
となるので、その出力がロー・レベルとなり、テスト・
モード設定入力ＸＴＥＳＴＡがロー・レベルとなり、Ａ
機能ブロック１２のテスト・モードが設定される。Ｂ機
能ブロック１３をテスト・モードに設定する場合には、
図３（ｂ）に示すように、ステップＳ１において、集積
回路１１の外部設定端子よりＡ機能ブロック１２の第１
の内部レジスタ１２ａをアサートし、その出力ＸＱＡを
ロー・レベルし、ステップＳ２において、集積回路１１
の外部設定端子よりＣ機能ブロック１４の第３の内部レ
ジスタ１４ａをアサートし、その出力ＸＱＣをロー・レ
ベルとする。
【００１６】次いで、ステップＳ３において、図２の集
積回路１１の外部入力端子ＸＴＥＳＴをロー・レベルと
すると、オア・ゲートＧ２の入力がすべてロー・レベル
となるので、その出力がロー・レベルとなり、テスト・
モード設定入力ＸＴＥＳＴＢがロー・レベルとなり、Ｂ
機能ブロック１３のテスト・モードが設定される。Ｃ機
能ブロック１３を第１および第２のテスト・モードに設
定する場合には、図３（ｃ）に示すように、ステップＳ
１において、集積回路１１の外部設定端子よりＡ機能ブ
ロック１２の第１の内部レジスタ１２ａをアサートし、
その出力ＸＱＡをロー・レベルし、ステップＳ２におい
て、集積回路１１の外部設定端子よりＢ機能ブロック１
３の第２の内部レジスタ１３ａをアサートし、その出力
ＸＱＢをロー・レベルとする。
積回路１１の外部入力端子ＸＴＥＳＴをロー・レベルと
すると、オア・ゲートＧ２の入力がすべてロー・レベル
となるので、その出力がロー・レベルとなり、テスト・
モード設定入力ＸＴＥＳＴＢがロー・レベルとなり、Ｂ
機能ブロック１３のテスト・モードが設定される。Ｃ機
能ブロック１３を第１および第２のテスト・モードに設
定する場合には、図３（ｃ）に示すように、ステップＳ
１において、集積回路１１の外部設定端子よりＡ機能ブ
ロック１２の第１の内部レジスタ１２ａをアサートし、
その出力ＸＱＡをロー・レベルし、ステップＳ２におい
て、集積回路１１の外部設定端子よりＢ機能ブロック１
３の第２の内部レジスタ１３ａをアサートし、その出力
ＸＱＢをロー・レベルとする。
【００１７】次いで、ステップＳ３において、図２の集
積回路１１の外部入力端子ＸＴＥＳＴをロー・レベルと
すると、オア・ゲートＧ３，Ｇ４の入力がすべてロー・
レベルとなるので、その出力がロー・レベルとなり、テ
スト・モード設定入力ＸＴＥＳＴＣ１，ＸＴＥＳＴＣ２
がロー・レベルとなり、Ｃ機能ブロック１４の第１およ
び第２のテスト・モードが設定される。
積回路１１の外部入力端子ＸＴＥＳＴをロー・レベルと
すると、オア・ゲートＧ３，Ｇ４の入力がすべてロー・
レベルとなるので、その出力がロー・レベルとなり、テ
スト・モード設定入力ＸＴＥＳＴＣ１，ＸＴＥＳＴＣ２
がロー・レベルとなり、Ｃ機能ブロック１４の第１およ
び第２のテスト・モードが設定される。
【００１８】また、Ｃ機能ブロック１３を第２のテスト
・モードに設定する場合には、図３（ｄ）に示すよう
に、ステップＳ１において、集積回路１１の外部設定端
子よりＢ機能ブロック１３の第２の内部レジスタ１３ａ
をアサートし、その出力ＸＱＢをロー・レベルとする。
次いで、ステップＳ２において、図２の集積回路１１の
外部入力端子ＸＴＥＳＴをロー・レベルとすると、オア
・ゲートＧ４の入力がすべてロー・レベルとなるので、
その出力がロー・レベルとなり、テスト・モード設定入
力ＸＴＥＳＴＣ２がロー・レベルとなり、Ｃ機能ブロッ
ク１４の第２のテスト・モードが設定される。
・モードに設定する場合には、図３（ｄ）に示すよう
に、ステップＳ１において、集積回路１１の外部設定端
子よりＢ機能ブロック１３の第２の内部レジスタ１３ａ
をアサートし、その出力ＸＱＢをロー・レベルとする。
次いで、ステップＳ２において、図２の集積回路１１の
外部入力端子ＸＴＥＳＴをロー・レベルとすると、オア
・ゲートＧ４の入力がすべてロー・レベルとなるので、
その出力がロー・レベルとなり、テスト・モード設定入
力ＸＴＥＳＴＣ２がロー・レベルとなり、Ｃ機能ブロッ
ク１４の第２のテスト・モードが設定される。
【００１９】なお、上記実施例においては、Ａ機能ブロ
ック１２およびＢ機能ブロック１３をテスト・モードに
設定する場合、および、Ｃ機能ブロック１４を第１およ
び第２のテスト・モード、第２のテスト・モードに設定
する場合について説明したが、本発明は上記実施例に限
定されるものではなく、ゲートＧ１ないしＧ４の接続構
成を変えることにより、任意のテスト・モードの設定を
することが可能である。また、内部レジスタ１２ａ，１
３ａ，１４ａの設定順序は上記実施例に限定されるもの
ではなく、その設定順序を変えても同様にテスト・モー
ドを設定することができる。
ック１２およびＢ機能ブロック１３をテスト・モードに
設定する場合、および、Ｃ機能ブロック１４を第１およ
び第２のテスト・モード、第２のテスト・モードに設定
する場合について説明したが、本発明は上記実施例に限
定されるものではなく、ゲートＧ１ないしＧ４の接続構
成を変えることにより、任意のテスト・モードの設定を
することが可能である。また、内部レジスタ１２ａ，１
３ａ，１４ａの設定順序は上記実施例に限定されるもの
ではなく、その設定順序を変えても同様にテスト・モー
ドを設定することができる。
【００２０】
【発明の効果】以上説明したことから明らかなように、
本発明においては、集積回路内部に設けられた、複数の
機能ブロックが備えている本来の機能を設定するために
設けられた内部レジスタの出力と、外部端子より入力さ
れるテスト・モード設定信号を用いて、集積回路内部の
複数の機能ブロックをテスト・モードに設定しているの
で、１本のテスト・モード設定用端子により複数のテス
ト・モードを設定することができるとともに、テスト・
モード設定のためのゲート回路の構成を簡単にすること
ができる。
本発明においては、集積回路内部に設けられた、複数の
機能ブロックが備えている本来の機能を設定するために
設けられた内部レジスタの出力と、外部端子より入力さ
れるテスト・モード設定信号を用いて、集積回路内部の
複数の機能ブロックをテスト・モードに設定しているの
で、１本のテスト・モード設定用端子により複数のテス
ト・モードを設定することができるとともに、テスト・
モード設定のためのゲート回路の構成を簡単にすること
ができる。
【００２１】このため、集積回路の構成を簡単にするこ
とができ、また、そのパッケージ・サイズを小さくする
ことが可能となり、実用上の効果が大である。
とができ、また、そのパッケージ・サイズを小さくする
ことが可能となり、実用上の効果が大である。
【図１】本発明の基本構成図である。
【図２】本発明の実施例を示す図である。
【図３】テスト・モードに設定する手順を示したフロー
チャートである。
チャートである。
１，１１ 集積回路 １−１，１−２，１−ｎ，１２，１３，１４ 機能ブ
ロック １−１ａ，１−２ａ，１−ｎａ，１２ａ，１３ａ，１４
ａ 内部レジスタ ２ 論理回路 ３，Ｔ１ テスト・モード設定用外部
端子 Ｇ１，Ｇ２，Ｇ３，Ｇ４ オア・ゲート
ロック １−１ａ，１−２ａ，１−ｎａ，１２ａ，１３ａ，１４
ａ 内部レジスタ ２ 論理回路 ３，Ｔ１ テスト・モード設定用外部
端子 Ｇ１，Ｇ２，Ｇ３，Ｇ４ オア・ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82
Claims (1)
- 【請求項１】 機能上相互に関係を持たない複数の機能
ブロック(1-1,1-2,…1-n)を備えた集積回路(1) のテス
ト・モード設定方式において、 集積回路(1) に１つのテスト・モード設定端子(3) を設
けるとともに、 集積回路(1) 内部に、上記複数の機能ブロック(1-1,1-2
…1-n)が本来備えている内部レジスタ(1-1a,1-2a, …1-
na) の出力と上記テスト・モード設定端子(3)との論理
演算を行う論理回路(2) を設け、 集積回路(1) の複数の機能ブロック(1-1,1-2, …1-n)の
内の特定の機能ブロックをテスト・モードに設定するに
際して、 外部端子より信号を入力して上記内部レジスタ(1-1a,1-
2a, …1-na) の内の特定の内部レジスタを所定の状態に
設定するとともに、テスト・モード設定端子(3) よりテ
スト・モード設定信号を入力し、 上記論理回路(2) の出力により複数の機能ブロック(1-
1,1-2, …1-n)の内の特定の機能ブロックをテスト・モ
ードに設定することを特徴とする集積回路テスト・モー
ド設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4180062A JPH0627204A (ja) | 1992-07-07 | 1992-07-07 | 集積回路テスト・モード設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4180062A JPH0627204A (ja) | 1992-07-07 | 1992-07-07 | 集積回路テスト・モード設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0627204A true JPH0627204A (ja) | 1994-02-04 |
Family
ID=16076816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4180062A Withdrawn JPH0627204A (ja) | 1992-07-07 | 1992-07-07 | 集積回路テスト・モード設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0627204A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6334200B1 (en) | 1997-12-03 | 2001-12-25 | Semiconductor Technology Academic Research Center | Testable integrated circuit, integrated circuit design-for-testability method, and computer-readable medium storing a program for implementing the design-for-testability method |
-
1992
- 1992-07-07 JP JP4180062A patent/JPH0627204A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6334200B1 (en) | 1997-12-03 | 2001-12-25 | Semiconductor Technology Academic Research Center | Testable integrated circuit, integrated circuit design-for-testability method, and computer-readable medium storing a program for implementing the design-for-testability method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |