JPH04255230A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04255230A JPH04255230A JP3016278A JP1627891A JPH04255230A JP H04255230 A JPH04255230 A JP H04255230A JP 3016278 A JP3016278 A JP 3016278A JP 1627891 A JP1627891 A JP 1627891A JP H04255230 A JPH04255230 A JP H04255230A
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- Japan
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- forming
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- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＢｉ−ＣＭＯＳ集積回路におけるバイポーラ
トランジスタの製造方法に関する。
関し、特にＢｉ−ＣＭＯＳ集積回路におけるバイポーラ
トランジスタの製造方法に関する。
【０００２】
【従来の技術】図１５−図１８は、従来技術におけるＢ
ｉ−ＣＭＯＳ集積回路のバイポーラトランジスタの製造
方法を説明するための工程順の断面図である。
ｉ−ＣＭＯＳ集積回路のバイポーラトランジスタの製造
方法を説明するための工程順の断面図である。
【０００３】ｐ型シリコン基板１上に熱酸化膜２の形成
した後、フォトレジストによるパターニングを行ない、
燐をイオン注入し、熱処理してｎ型コレクタ領域３を形
成し、更に同様にパターニングした後、ボロンをイオン
注入し、熱処理してｐ型ベース領域６を形成する〔図１
５〕。次に、全面にＣＶＤ窒化膜を堆積し、フォトレジ
ストによるパターニングを行なってからドライエッチン
グによりＣＶＤ窒化膜を選択的に除去し、フォトレジス
トを剥離してＣＶＤ窒化膜５のパターンを形成する〔図
１６〕。次に、ｐ型シリコン基板１を酸化すると、ＣＶ
Ｄ窒化膜５が上部に無い所のみ酸化され、ＬＯＣＯＳ酸
化膜４が形成される〔図１７〕。
した後、フォトレジストによるパターニングを行ない、
燐をイオン注入し、熱処理してｎ型コレクタ領域３を形
成し、更に同様にパターニングした後、ボロンをイオン
注入し、熱処理してｐ型ベース領域６を形成する〔図１
５〕。次に、全面にＣＶＤ窒化膜を堆積し、フォトレジ
ストによるパターニングを行なってからドライエッチン
グによりＣＶＤ窒化膜を選択的に除去し、フォトレジス
トを剥離してＣＶＤ窒化膜５のパターンを形成する〔図
１６〕。次に、ｐ型シリコン基板１を酸化すると、ＣＶ
Ｄ窒化膜５が上部に無い所のみ酸化され、ＬＯＣＯＳ酸
化膜４が形成される〔図１７〕。
【０００４】次に、フォトレジストのパターニング後、
砒素をイオン注入し、熱処理をしてｎ＋ 型領域１１お
よびｎ＋ 型エミッタ領域１２ｃを形成する。同様にパ
ターニング後、ボロンのイオン注入をしてｐ＋ 型領域
１０ｃを形成する〔図１８〕。ｎ＋ 型領域１１および
ｐ＋ 型領域１０ｃは、それぞれコレクタ領域３および
ベース領域６の配線層とのコンタクトを取るための取り
出し領域である。また、ｎ＋型エミッタ領域１２ｃは、
エミッタ取り出し領域でもある。
砒素をイオン注入し、熱処理をしてｎ＋ 型領域１１お
よびｎ＋ 型エミッタ領域１２ｃを形成する。同様にパ
ターニング後、ボロンのイオン注入をしてｐ＋ 型領域
１０ｃを形成する〔図１８〕。ｎ＋ 型領域１１および
ｐ＋ 型領域１０ｃは、それぞれコレクタ領域３および
ベース領域６の配線層とのコンタクトを取るための取り
出し領域である。また、ｎ＋型エミッタ領域１２ｃは、
エミッタ取り出し領域でもある。
【０００５】
【発明が解決しようとする課題】上述した従来のバイポ
ーラトランジスタの製造方法では、ｎ＋ 型領域１１並
びにｎ＋ 型エミッタ領域１２ｃとｐ＋ 型領域１０ｃ
とを形成するためのフォトレジストのパターニング時に
おいて、露光時の目合せ精度を考慮して、ｎ＋ 型領域
１１並びにｎ＋ 型エミッタ領域１２ｃとｐ＋ 型領域
１０ｃとの間隔を十分にとる必要があった。従って、バ
イポーラトランジスタの機能の上からは不必要なこの間
隔のために、バイポーラトランジスタの面積が大きくな
ってしまい、ＬＳＩの集積度の向上に対する大きな制約
となっていた。また、上記の間隔のためベース領域６の
面積も大きくなり、ベース・コレクタ間の容量が増加し
、ＬＳＩの速度向上に対しても大きな問題になっていた
。
ーラトランジスタの製造方法では、ｎ＋ 型領域１１並
びにｎ＋ 型エミッタ領域１２ｃとｐ＋ 型領域１０ｃ
とを形成するためのフォトレジストのパターニング時に
おいて、露光時の目合せ精度を考慮して、ｎ＋ 型領域
１１並びにｎ＋ 型エミッタ領域１２ｃとｐ＋ 型領域
１０ｃとの間隔を十分にとる必要があった。従って、バ
イポーラトランジスタの機能の上からは不必要なこの間
隔のために、バイポーラトランジスタの面積が大きくな
ってしまい、ＬＳＩの集積度の向上に対する大きな制約
となっていた。また、上記の間隔のためベース領域６の
面積も大きくなり、ベース・コレクタ間の容量が増加し
、ＬＳＩの速度向上に対しても大きな問題になっていた
。
【０００６】
【課題を解決するための手段】本発明のバイポーラトラ
ンジスタの製造方法は、例えばｐ型のベース領域の端部
上にｎ型，あるいはｐ型の高濃度不純物を含んだ多結晶
シリコン膜からなる電極を形成してこの電極の側壁に絶
縁膜を形成しておくことにより、コレクタ領域表面にお
いてこの絶縁膜に対して自己整合的に高濃度のｎ型のコ
レクタ取り出し領域を形成し、ベース領域表面において
この絶縁膜に対して自己整合的に，あるいは高濃度のｎ
型の多結晶シリコン膜からなる電極の直下に高濃度のｎ
型のエミッタ領域を形成し、ベース領域表面において高
濃度のｐ型の多結晶シリコン膜からなる電極の直下に，
あるいはこの絶縁膜に対して自己整合的に高濃度逆導電
型のベース取り出し領域を形成している。
ンジスタの製造方法は、例えばｐ型のベース領域の端部
上にｎ型，あるいはｐ型の高濃度不純物を含んだ多結晶
シリコン膜からなる電極を形成してこの電極の側壁に絶
縁膜を形成しておくことにより、コレクタ領域表面にお
いてこの絶縁膜に対して自己整合的に高濃度のｎ型のコ
レクタ取り出し領域を形成し、ベース領域表面において
この絶縁膜に対して自己整合的に，あるいは高濃度のｎ
型の多結晶シリコン膜からなる電極の直下に高濃度のｎ
型のエミッタ領域を形成し、ベース領域表面において高
濃度のｐ型の多結晶シリコン膜からなる電極の直下に，
あるいはこの絶縁膜に対して自己整合的に高濃度逆導電
型のベース取り出し領域を形成している。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。以下は、ｎｐｎバイポーラトランジストについて説明
するが、ｐｎｐバイポーラトランジスタについても同様
に成り立つ。
。以下は、ｎｐｎバイポーラトランジストについて説明
するが、ｐｎｐバイポーラトランジスタについても同様
に成り立つ。
【０００８】図１−図７は本発明の第１の実施例を説明
するための工程順の断面図である。
するための工程順の断面図である。
【０００９】ｐ型シリコン基板１を９５０℃で酸化し、
厚さが５０ｎｍ程度の熱酸化膜２を形成した後、フォト
レジストのパターニングを行ない、燐をイオン注入し、
１２００℃で熱処理して燐の濃度が１０１６ｃｍ−３程
度のｎ型コレクタ領域３を形成する〔図１〕。次に、Ｃ
ＶＤ窒化膜を堆積し、フォトレジストのパターニングを
してからドライエッチングにより選択的にＣＶＤ窒化膜
５を形成し、熱酸化によりＬＯＣＯＳ酸化膜４を形成す
る〔図２〕。次に、ＣＶＤ窒化膜５を除去した後、パタ
ーニングによりｎ型コレクタ領域３内に選択的にボロン
をイオン注入して熱処理を行ない、１０１７ｃｍ−３程
度のボロン濃度のｐ型ベース領域６を形成する。
厚さが５０ｎｍ程度の熱酸化膜２を形成した後、フォト
レジストのパターニングを行ない、燐をイオン注入し、
１２００℃で熱処理して燐の濃度が１０１６ｃｍ−３程
度のｎ型コレクタ領域３を形成する〔図１〕。次に、Ｃ
ＶＤ窒化膜を堆積し、フォトレジストのパターニングを
してからドライエッチングにより選択的にＣＶＤ窒化膜
５を形成し、熱酸化によりＬＯＣＯＳ酸化膜４を形成す
る〔図２〕。次に、ＣＶＤ窒化膜５を除去した後、パタ
ーニングによりｎ型コレクタ領域３内に選択的にボロン
をイオン注入して熱処理を行ない、１０１７ｃｍ−３程
度のボロン濃度のｐ型ベース領域６を形成する。
【００１０】続いて、熱酸化膜２を除去し、ＣＶＤ法に
より１０２０ｃｍ−３以上のボロン濃度のｐ＋ 型ポリ
シリコン膜７を４００ｎｍの厚さで形成する〔図３〕。 なお、ｐ＋ 型ポリシリコン膜７中のボロンは、温度が
高くないためｎ型コレクタ領域３，ｐ型ベース領域６へ
拡散することは無い。次に、フォトレジストのパターニ
ングを行ない、ｐ＋ 型ポリシリコン膜７を選択的に異
方性ドライエッチングして、ｐ型ベース領域６端部上に
ｐ＋ 型ポリシリコン電極７ａを形成する〔図４〕。こ
のとき、ｐ＋ 型ポリシリコン膜７はｎ型コレクタ領域
３，ｐ型ベース領域６に比べて不純物濃度が高いため、
エッチングレイトが１０倍以上高く、ｎ型コレクタ領域
３，ｐ型ベース領域６はほとんどエッチングされない。
より１０２０ｃｍ−３以上のボロン濃度のｐ＋ 型ポリ
シリコン膜７を４００ｎｍの厚さで形成する〔図３〕。 なお、ｐ＋ 型ポリシリコン膜７中のボロンは、温度が
高くないためｎ型コレクタ領域３，ｐ型ベース領域６へ
拡散することは無い。次に、フォトレジストのパターニ
ングを行ない、ｐ＋ 型ポリシリコン膜７を選択的に異
方性ドライエッチングして、ｐ型ベース領域６端部上に
ｐ＋ 型ポリシリコン電極７ａを形成する〔図４〕。こ
のとき、ｐ＋ 型ポリシリコン膜７はｎ型コレクタ領域
３，ｐ型ベース領域６に比べて不純物濃度が高いため、
エッチングレイトが１０倍以上高く、ｎ型コレクタ領域
３，ｐ型ベース領域６はほとんどエッチングされない。
【００１１】次に、膜厚４００ｎｍ程度のＣＶＤ酸化膜
８を堆積させる〔図５〕。続いて、ＣＶＤ酸化膜８を異
方性ドライエッチングし、ｐ＋ 型ポリシリコン電極７
ａの側面に側壁酸化膜８ａを残存させる〔図６〕。ここ
で、側壁酸化膜８ａの幅は、０．４μｍ程度になる。
８を堆積させる〔図５〕。続いて、ＣＶＤ酸化膜８を異
方性ドライエッチングし、ｐ＋ 型ポリシリコン電極７
ａの側面に側壁酸化膜８ａを残存させる〔図６〕。ここ
で、側壁酸化膜８ａの幅は、０．４μｍ程度になる。
【００１２】次に、ｎ型コレクタ領域３，ｐ型ベース領
域６，およびｐ＋型ポリシリコン電極７ａの露出表面を
９００℃で熱酸化し、２０ｎｍ程度の熱酸化膜９を形成
する。次に、砒素を７０ｋｅＶ，５×１０１５ｃｍ−２
でイオン注入し、９００℃の熱処理を行ない、ｎ型コレ
クタ領域３，ｐ型ベース領域６に側壁酸化膜８ａと自己
整合的な深さ０．２μｍ程度の接合を有するｎ＋ 型領
域１１，ｎ＋ 型エミッタ領域１２ａを形成する。また
この熱処理により、ｐ＋ 型ポリシリコン電極７ａ中の
ボロンの間隔により、ｐ＋ 型ポリシリコン電極７ａ直
下のｐ型ベース領域６にｐ＋ 型領域１０ａが形成され
る〔図７〕。 ｐ＋ 型領域１０ａ，ｎ＋ 型領域１１はベース領域，
コレクタ領域の引き出し領域となる。
域６，およびｐ＋型ポリシリコン電極７ａの露出表面を
９００℃で熱酸化し、２０ｎｍ程度の熱酸化膜９を形成
する。次に、砒素を７０ｋｅＶ，５×１０１５ｃｍ−２
でイオン注入し、９００℃の熱処理を行ない、ｎ型コレ
クタ領域３，ｐ型ベース領域６に側壁酸化膜８ａと自己
整合的な深さ０．２μｍ程度の接合を有するｎ＋ 型領
域１１，ｎ＋ 型エミッタ領域１２ａを形成する。また
この熱処理により、ｐ＋ 型ポリシリコン電極７ａ中の
ボロンの間隔により、ｐ＋ 型ポリシリコン電極７ａ直
下のｐ型ベース領域６にｐ＋ 型領域１０ａが形成され
る〔図７〕。 ｐ＋ 型領域１０ａ，ｎ＋ 型領域１１はベース領域，
コレクタ領域の引き出し領域となる。
【００１３】ここで、ｐ＋ 型領域１０ａとｎ＋ 型領
域１１との間隔，およびｐ＋ 型領域１０ａとｎ＋ 型
エミッタ領域１２ａとの間隔は側壁酸化膜８ａの存在に
より０．２μｍ以上あり、ベース・コレクタ間の耐圧，
ベース・エミッタ間の耐圧は十分確保される。
域１１との間隔，およびｐ＋ 型領域１０ａとｎ＋ 型
エミッタ領域１２ａとの間隔は側壁酸化膜８ａの存在に
より０．２μｍ以上あり、ベース・コレクタ間の耐圧，
ベース・エミッタ間の耐圧は十分確保される。
【００１４】なお、本実施例はバイポーラトランジスタ
の製造方法について述べたが、本実施例はＣＭＯＳトラ
ンジスタを同時に作成して成るＢｉ−ＣＭＯＳ集積回路
において、特に効果がある。ｐ＋ 型ポリシリコン電極
７ａの形成はＰチャネルＭＯＳトランジスタのゲート電
極の形成と同時に行なうことができ、側壁酸化膜８ａは
ＬＤＤトランジスタに用いることができる。また、ｎ＋
型領域１１，ｎ＋ 型エミッタ領域１２ａの形成時に
ＮチャネルＭＯＳトランジスタのソース・ドレイン領域
が形成できる。このようにＣＭＯＳトランジスタの製造
工程にわずかな工程を付加するだけでＢｉ−ＣＭＯＳ集
積回路が製造できる。
の製造方法について述べたが、本実施例はＣＭＯＳトラ
ンジスタを同時に作成して成るＢｉ−ＣＭＯＳ集積回路
において、特に効果がある。ｐ＋ 型ポリシリコン電極
７ａの形成はＰチャネルＭＯＳトランジスタのゲート電
極の形成と同時に行なうことができ、側壁酸化膜８ａは
ＬＤＤトランジスタに用いることができる。また、ｎ＋
型領域１１，ｎ＋ 型エミッタ領域１２ａの形成時に
ＮチャネルＭＯＳトランジスタのソース・ドレイン領域
が形成できる。このようにＣＭＯＳトランジスタの製造
工程にわずかな工程を付加するだけでＢｉ−ＣＭＯＳ集
積回路が製造できる。
【００１５】図８−図１４は本発明の第２の実施例を説
明するための工程順の断面図である。
明するための工程順の断面図である。
【００１６】本実施例における図８，図９は第１の実施
例における図１，図２と同じである。第１の実施例では
図３においてｐ＋ 型ポリシリコン膜７を用いたが、本
実施例では燐を１０２０ｃｍ−３以上含むｎ＋ 型ポリ
シリコン膜１３を用いる〔図１０〕。また、本実施例に
おける図１１−図１３に示す工程は、第１の実施例にお
ける図４−図６に示した工程と同様の工程を用いる。
例における図１，図２と同じである。第１の実施例では
図３においてｐ＋ 型ポリシリコン膜７を用いたが、本
実施例では燐を１０２０ｃｍ−３以上含むｎ＋ 型ポリ
シリコン膜１３を用いる〔図１０〕。また、本実施例に
おける図１１−図１３に示す工程は、第１の実施例にお
ける図４−図６に示した工程と同様の工程を用いる。
【００１７】図１４において、ｎ＋ 型ポリシリコン電
極１３ａ中の燐の熱拡散により、ｎ＋ 型エミッタ領域
１２ｂが形成される。また、ｎ型コレクタ領域３，ｎ＋
型ポリシリコン電極１３ａを覆うパターンを有するフ
ォトレジストをマスクにしたボロンのイオン注入および
熱処理により、ｐ＋ 型領域１０ｂが形成される。その
他は第１の実施例と同じである。
極１３ａ中の燐の熱拡散により、ｎ＋ 型エミッタ領域
１２ｂが形成される。また、ｎ型コレクタ領域３，ｎ＋
型ポリシリコン電極１３ａを覆うパターンを有するフ
ォトレジストをマスクにしたボロンのイオン注入および
熱処理により、ｐ＋ 型領域１０ｂが形成される。その
他は第１の実施例と同じである。
【００１８】本実施例では、ｎ＋ 型エミッタ領域１２
ｂの形成がｎ＋ 型ポリシリコン電極１３ａ中の燐の熱
拡散によるため、接合の深さの浅いエミッタ領域が得ら
れる。このため、ベース領域の接合の深さも浅くするこ
とが可能となり、エミッタ・コレクタ間の距離を短かく
することができ、バイポーラトランジスタの増幅率を高
くできる。そのため、本実施例はバイポーラトランジス
タの高速化にとって有利である。
ｂの形成がｎ＋ 型ポリシリコン電極１３ａ中の燐の熱
拡散によるため、接合の深さの浅いエミッタ領域が得ら
れる。このため、ベース領域の接合の深さも浅くするこ
とが可能となり、エミッタ・コレクタ間の距離を短かく
することができ、バイポーラトランジスタの増幅率を高
くできる。そのため、本実施例はバイポーラトランジス
タの高速化にとって有利である。
【００１９】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、ベース領域端部上に設けられた高濃度不
純物を含む多結晶シリコン電極およびその側壁に形成さ
れた絶縁膜を用いて、コレクタ取り出し領域，ベース取
り出し領域，並びにエミッタ取り出し領域が分離形成さ
れる。その結果、バイポーラトランジスタの面積を小さ
くしてその容量を減少させることができることになり、
ＬＳＩの高集積化，高速化ができるという効果を有する
。
の製造方法は、ベース領域端部上に設けられた高濃度不
純物を含む多結晶シリコン電極およびその側壁に形成さ
れた絶縁膜を用いて、コレクタ取り出し領域，ベース取
り出し領域，並びにエミッタ取り出し領域が分離形成さ
れる。その結果、バイポーラトランジスタの面積を小さ
くしてその容量を減少させることができることになり、
ＬＳＩの高集積化，高速化ができるという効果を有する
。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第１の実施例を説明するための断面図
である。
である。
【図３】本発明の第１の実施例を説明するための断面図
である。
である。
【図４】本発明の第１の実施例を説明するための断面図
である。
である。
【図５】本発明の第１の実施例を説明するための断面図
である。
である。
【図６】本発明の第１の実施例を説明するための断面図
である。
である。
【図７】本発明の第１の実施例を説明するための断面図
である。
である。
【図８】本発明の第２の実施例を説明するための断面図
である。
である。
【図９】本発明の第２の実施例を説明するための断面図
である。
である。
【図１０】本発明の第２の実施例を説明するための断面
図である。
図である。
【図１１】本発明の第２の実施例を説明するための断面
図である。
図である。
【図１２】本発明の第２の実施例を説明するための断面
図である。
図である。
【図１３】本発明の第２の実施例を説明するための断面
図である。
図である。
【図１４】本発明の第２の実施例を説明するための断面
図である。
図である。
【図１５】従来の技術を説明するための断面図である。
【図１６】従来の技術を説明するための断面図である。
【図１７】従来の技術を説明するための断面図である。
【図１８】従来の技術を説明するための断面図である。
１ ｐ型シリコン基板
２，９ 熱酸化膜
３ ｎ型コレクタ領域
４ ＬＯＣＯＳ酸化膜
５ ＣＶＤ窒化膜
６ ｐ型ベース領域
７ ｐ＋ 型ポリシリコン膜
７ａ ｐ＋ 型ポリシリコン電極８ ＣＶ
Ｄ酸化膜 ８ａ 側壁酸化膜 １０ａ，１０ｂ，１０ｃ ｐ＋ 型領域１１
ｎ＋ 型領域 １２ａ，１２ｂ，１２ｃ ｎ＋ 型エミッタ領域
１３ ｎ＋ 型ポリシリコン膜
Ｄ酸化膜 ８ａ 側壁酸化膜 １０ａ，１０ｂ，１０ｃ ｐ＋ 型領域１１
ｎ＋ 型領域 １２ａ，１２ｂ，１２ｃ ｎ＋ 型エミッタ領域
１３ ｎ＋ 型ポリシリコン膜
Claims (2)
- 【請求項１】 バイポーラトランジスタの製造方法に
おいて、シリコン基板表面に一導電型のコレクタ領域を
形成する工程と、前記コレクタ領域内に逆導電型のベー
ス領域を形成する工程と、前記ベース領域端部上に、高
濃度逆導電型の多結晶シリコン膜からなる電極を形成す
る工程と、前記電極側壁に絶縁膜を形成する工程と、前
記コレクタ領域表面において前記絶縁膜に対して自己整
合的に高濃度一導電型のコレクタ取り出し領域を形成し
、前記ベース領域表面において前記絶縁膜に対して自己
整合的に高濃度一導電型のエミッタ領域を形成し、前記
ベース領域表面において前記電極の直下に高濃度逆導電
型のベース取り出し領域を形成する工程と、を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 バイポーラトランジスタの製造方法に
おいて、シリコン基板表面に一導電型のコレクタ領域を
形成する工程と、前記コレクタ領域内に逆導電型のベー
ス領域を形成する工程と、前記ベース領域端部上に、高
濃度一導電型の多結晶シリコン膜からなる電極を形成す
る工程と、前記電極側壁に絶縁膜を形成する工程と、前
記コレクタ領域表面において前記絶縁膜に対して自己整
合的に高濃度一導電型のコレクタ取り出し領域を形成し
、前記ベース領域表面において前記電極の直下に高濃度
一導電型のエミッタ領域を形成し、前記ベース領域表面
において前記絶縁膜に対して自己整合的に高濃度逆導電
型のベース取り出し領域を形成する工程と、を有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016278A JP2701551B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016278A JP2701551B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04255230A true JPH04255230A (ja) | 1992-09-10 |
| JP2701551B2 JP2701551B2 (ja) | 1998-01-21 |
Family
ID=11912082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016278A Expired - Lifetime JP2701551B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701551B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285967A (ja) * | 1987-05-18 | 1988-11-22 | Toshiba Corp | 半導体装置 |
| JPH021130A (ja) * | 1988-02-16 | 1990-01-05 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1991
- 1991-02-07 JP JP3016278A patent/JP2701551B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285967A (ja) * | 1987-05-18 | 1988-11-22 | Toshiba Corp | 半導体装置 |
| JPH021130A (ja) * | 1988-02-16 | 1990-01-05 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2701551B2 (ja) | 1998-01-21 |
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