JPH0425639B2 - - Google Patents

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JPH0425639B2
JPH0425639B2 JP58116346A JP11634683A JPH0425639B2 JP H0425639 B2 JPH0425639 B2 JP H0425639B2 JP 58116346 A JP58116346 A JP 58116346A JP 11634683 A JP11634683 A JP 11634683A JP H0425639 B2 JPH0425639 B2 JP H0425639B2
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josephson
circuit
line
gate
junction
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JP58116346A
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Shuichi Tawara
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Original Assignee
Nippon Electric Co Ltd
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Publication date
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Publication of JPH0425639B2 publication Critical patent/JPH0425639B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron

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  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 本発明はジヨセフソン双対信号保持回路、より
詳しくは電流直接注入により動作する抵抗結合型
ジヨセフソン双対信号保持回路に関する。
ジヨセフソン効果を用いたゲート回路は通常ラ
ツチング動作を行うので、ゲート回路により行わ
れた演算結果をラツチ回路に格納した後、ゲート
回路を流れる電流を零レベルに戻し、前記ゲート
回路を零電圧状態にリセツトしなければならな
い。ラツチ回路に格納されたデータは、次のクロ
ツク・サイクルでゲート電極が立上る時に読み出
され、次のサイクルの論理演算が始まる。次のサ
イクルでは論理演算が行われ、新たなデータのラ
ツチ回路への書き込みが行われる。そのため一度
読み出したデータは、そのサイクル中一定のデー
タ（１か０か）を示すように保持される必要があ
る。
第１図は上記の動作を説明するためにゲート電
流の時間変化を示したものである。同図において
Ａ点からＢ点までの立上りの間に前サイクル中に
格納されたデータを読みとる。Ｃで示された能動
領域の終了までの間には論理演算が進み、演算結
果の書きこみが行われる。その間前サイクルのデ
ータを保持しておかなければならない。
従来、提案されてきた双対信号保持回路には量
子干渉型ゲート回路が用いられている。量子干渉
型ゲート回路は、例えば文献アプライド・フイジ
ツクス・レター誌（Applied Physics Letters）
Vol33.No.８，pp781〜783を参照すればわかるよ
うに当技術分野では広く知られている。このゲー
ト回路では複数個のジヨセフソン接合とこれらを
電気的に結合するループ回路で構成され、該ゲー
ト回路への直接の電流注入により、または該ゲー
ト回路の制御線を流れる入力電流との磁気接合に
よつてスイツチングを起こす。
第２図はジヨセフソン双対信号保持回路の従来
例を説明するための図で、０１，０２，０３，０
４，０５は量子干渉型ゲート回路で、０６は単一
ジヨセフソン接合であり、また０７はドロツピン
グ抵抗、０８，０９は出力線、１０はデータを格
納している超伝導ループの一部、１１はゲート電
流供給線、１２，１３，１４は負荷抵抗体を示
す。図において０１，０２，０４のゲート回路は
磁気結合により、また、０３，０５のゲート回路
は、電流直接注入によりスイツチングをおこす。
０３，０５のゲート回路は２入力の積の論理を、
また、０１，０２，０４のゲート回路は１入力の
和の論理を行う回路である。ループ１０はゲート
回路０１，０２の制御線ともなつている。
本従来例の動作は、例えば文献ジヤーナル・オ
ブ・ソリツドステート・サーキツト誌（Journal
of Solid State Circuit）Vol.SC−17，No.６，
pp1201〜1210に詳しく述べられているので、こ
こでは、その概略につき簡単に述べる。
超電導ループ１０には２進数“１”“０”に対
応するデータが貯えられ、ループにサークル電流
が流れていない時が、“１”に、ループに電流が
流れていない時が“０”に対応している。今、デ
ータ“１”に対応してループ１０にサークル電流
が流れている時ゲート電流が立上がると、ゲート
回路０１，０２が電圧状態にスイツチする。その
時ゲート回路０１に流れていたゲート電流は、１
２の抵抗体を通り接地へ流れこむ。
一方、ゲート回路０２に流れていたゲート電流
はゲート回路０３へ入力され、ゲート回路０３が
電圧状態にスイツチし、出力線０８に出力電流が
流れる。さらにゲート電流が上昇すると接合０６
がスイツチングを起こし、ゲート回路０４の制御
線へ電流が流れる。しかしながらゲート回路０４
には、すでにゲート電流がきれているためにスイ
ツチしない。従つて、ゲート回路０５もスイツチ
せず出力線０９には出力信号は現われない。ゲー
ト回路０１，０２はラツチング動作をするために
一度電圧状態になるとゲート電流を零にしない限
り、超電導状態に復帰しない。従つて、ゲート電
流の立上り時にループ１０に格納された“１”の
データを読みとつた後は、該サイクル中にループ
１０の状態が変化しても出力線０８，０９からの
信号状態は変らない。
次に、データ“０”に対応してループ１０に電
流が流れていない時はゲート電流が立上つてもゲ
ート回路０１，０２の制御線に電流が流れていな
いためゲート回路０１，０２はスイツチしない。
さらに、ゲート電流が上昇して、接合０６がス
イツチするとゲート回路０４の制御線に電流が流
れ、該ゲート回路０４が電圧状態にスイツチす
る。
続いて、ゲート回路０４に流れていたゲート電
流がゲート回路０５に流れ、ゲート回路０５がス
イツチし、出力線０９に出力信号が流れる。一
方、ゲート回路０２のゲート電流は消滅するた
め、本サイクル中にループ１０にサークル電流が
流れるようになつても該ゲート回路０２は、スイ
ツチせず、出力線０８には出力電流は流れない。
また、ゲート回路０５はラツチング動作のため
ゲート電流が零にならない限り、出力線０９に出
力電流が流れる。
以上のように“１”“０”に対応する双対の信
号を出力し、１サイクル中その出力データを保持
する回路を実現する事ができる。しかしながら上
記の回路には次に示すような欠点がある。
その１つは量子干渉型ゲート回路を用いて本回
路を実現しているため、量子干渉型ゲート回路自
身のインダクタンスにより回路の小型化が困難で
ある事である。２つめはループ１０に電流が流れ
ていない状態で、読み出した時、出力線０９に出
力電流が流れるが、該サイクル中にループ１０に
サークル電流が流れ出すと、ゲート回路０１がス
イツチングを起こし、出力線０９の出力電流が変
動する可能性がある事である。３つめはループ１
０に“１”に対応したサークル電流が流れ、それ
に応じてゲート回路０２がスイツチした場合に、
該回路０２に流れていたゲート電流はゲート回路
０３ばかりでなく、接合０６を通してゲート回路
０４の制御線へも流れ、ゲート回路０４がスイツ
チするという誤動作の危険性がある事である。４
つめはゲート回路中に超電導ループが存在し、超
電導に転移する際に磁束がトラツプしやすく、誤
動作する危険性があるという事である。５つめは
ゲート回路０１，０２，０４とも制御線を流れる
入力電流との磁気結合によりスイツチするためデ
バイス構造上、該ゲート回路の上部に制御線を設
けねばならず、製造プロセスが複雑になるという
点である。
本発明の目的は上記のような欠点を除去した電
流注入型のジヨセフソン双対信号保持回路を提供
する事にある。
本発明によれば、単一もしくは複数個のジヨセ
フソン接合、または複数個の抵抗体と複数個のジ
ヨセフソン接合よりなるジヨセフソン回路から構
成された集積回路において、第１のゲート電流供
給線には第１のジヨセフソン接合と第１の抵抗体
が並列に接続され、該第１のジヨセフソン接合に
は第１のジヨセフソン回路が直列に接続され、該
第１のジヨセフソン回路の入力端子にはデータ入
力線が接続され、第２のゲート電流供給線には第
２のジヨセフソン回路が接続され、該第２の回路
の出力端子には第１のデータ出力線が接続され、
第３のゲート電流供給線には、第３のジヨセフソ
ン回路と第２の抵抗体と第２のジヨセフソン接合
が、この順に直列に接続され、上記第３のジヨセ
フソン回路の出力端子には第３の抵抗体が接続さ
れ、上記第２の抵抗体と第２のジヨセフソン接合
との接続点には第２のデータ出力線が接続され、
前記第１のジヨセフソン回路の出力端子は抵抗体
を介して前記第２及び第３のジヨセフソン回路の
入力端子に並列に接続された事を特徴とするジヨ
セフソン双対信号保持回路が、また単一もしくは
複数個のジヨセフソン接合、または複数個の抵抗
体と複数個のジヨセフソン接合よりなるジヨセフ
ソン回路から構成された集積回路において、第１
のゲート電流供給線には第１のジヨセフソン接合
と第１の抵抗体が並列に接続され、該第１のジヨ
セフソン接合には第１のジヨセフソン回路が直列
に接続され、該第１のジヨセフソン回路の入力端
子にはデータ入力線が接続され、上記第１の抵抗
体には遅延線が直列に接続され、第２のゲート電
流供給線には第２のジヨセフソン回路が接続さ
れ、該第２の回路の出力端子には第１のデータ出
力線が接続され、第３のゲート電流供給線には第
３，第４のジヨセフソン回路が、この順に直列に
接続され、第３のジヨセフソン回路の出力端子に
は、第２の抵抗体が接続され、第４のジヨセフソ
ン回路の出力端子には第２のデータ出力線が接続
され、前記第１のジヨセフソン回路の出力端子に
は抵抗を介して上記第２と第３のジヨセフソン回
路の入力端子が並列に接続され、前記遅延線には
第４のジヨセフソン回路の入力端子が接続された
事を特徴とするジヨセフソン双対信号保持回路が
得られる。
さらに、本発明によれば単一もしくは複数個の
ジヨセフソン接合、または複数個の抵抗体と複数
個のジヨセフソン接合よりなるジヨセフソン回路
から構成された集積回路において第１のゲート電
流供給線には第１のジヨセフソン接合と第１の抵
抗体が並列に接続され、該第１のジヨセフソン接
合には第１のジヨセフソン回路が直列に接続され
該第１のジヨセフソン回路の入力端子にはデータ
入力線が接続され、第２のゲート電流供給線には
第２のジヨセフソン回路が接続され、該第２の回
路の出力端子には第１のデータ入力線が接続され
第３のゲート電流供給線には、第３のジヨセフソ
ン回路と第４のジヨセフソン回路がこの順に直列
に接続され、上記第３のジヨセフソン回路の出力
端子には第２の抵抗体が接続され、第４のジヨセ
フソン回路の出力端子には第２のデータ出力線が
接続され、前記第１のジヨセフソン回路の出力端
子には第３及び第４の抵抗体を介して前記第２，
第３のジヨセフソン回路の入力端子に接続され、
前記第１の抵抗体の他端には第２のジヨセフソン
接合と第４の抵抗体が並列に接続され、該第４の
抵抗体の他端に第４のジヨセフソン回路の入力端
子を接続した事を特徴とするジヨセフソン双対信
号保持回路が得られる。
以下、本発明を図面を用いて説明する。
第３図は本発明の第１の発明の一実施例を説明
する為の図で、２０，２１は臨界電流値I10，I11
のジヨセフソン接合、２２，２３，２４は臨界電
流値、２I12，２I13，２I14であるジヨセフソン回
路、２５，２６，２７，２８，２９は抵抗値r11，
r12，r13，r14，r15の抵抗体、３０，３１は抵抗値
RLの負荷抵抗体３２，３３，３４はゲート電流
Ig1，Ig2，Ig3の供給線、３５は入力線、３６，３
７，は出力線である。第４図は２２，２３，２４
のジヨセフソン回路の回路図とその制御特性で、
第４図ａは２２のジヨセフソン回路の等価回路を
示す。図において４０，４１，４２はジヨセフソ
ン接合、４３，４４は抵抗値r0，r0′の抵抗体、４
５はゲート電流供給線、４６は入力線、４７は出
力線、４８はゲート電流流出線である。本回路は
例えば文献アプライド．フイジツクスレター誌
（Applied Dhysics Letters）Vol.40.No.8.pp741〜
744を参照すればわかるように当技術分野では広
く知られている。接合４０，４１，４２の臨界電
流値をI0，I02／3I0とすると、本回路の臨界電流
値は２I0となり、その制御特性は第４図ｃに示さ
れ、斜線部は本回路の電圧状態の領域を示す。
第４図ｂの回路は、２３，２４のジヨセフソン
回路の等価回路で、第４図ａの回路より４２の接
合と４４の抵抗体を除いたもので入出力分離はと
れないが、動作マージンは広がる。第４図ｄにそ
の制御特性を示す。縦線部が本回路の電圧状態の
領域である。これらの回路はゲート電流が印加さ
れている状態で入力信号が入つてくると電圧状態
にスイツチするという動作を行う。該回路を用い
た第１の実施例の動作は以下の如くである。ゲー
ト電流Ig1，Is2及びIg3が立上りの状態で、かつ
Ig1＜I10，Ig3＜I11である時、データ１に対応する
信号が入力線３４より入力されるとジヨセフソン
回路２２がスイツチし、抵抗体２５，２６，２７
に電流が流れる。抵抗体２５に流れた電流は接地
に流れこみ、抵抗体２６，２７に流れた電流はジ
ヨセフソン回路２３，２４に入力される。この結
果、ジヨセフソン回路２３，２４が電圧状態にス
イツチし、ゲート電流Ig2は負荷抵抗体３０を通
つて出力線３６へ出力電流として流れ、ゲート電
流Ig3は抵抗体２８を通つて接地へ流れる。従つ
て、接合２１のゲート電流は消滅し、出力線３７
には出力電流は現われない。さらにIg1が上昇し、
接合２０がスイツチしてもジヨセフソン回路２
３，２４は電圧状態にラツチされているので、前
記出力状態は本サイクル中に保持される。
次に、データ“０”に対応して入力線３５に電
流が流れていない時、ゲート電流Ig1，Ig3の立上
り時にジヨセフソン回路２２はスイツチせず、
Ig1＞I11，Ig3＞I12となるまでゲート電流が上昇す
ると、ジヨセフソン接合２０，２１が電圧状態に
スイツチする。従つて、Ig1は抵抗体２５を通つ
て接地に流れ、ジヨセフソン回路２２のゲート電
流は消滅する。また、Ig3は抵抗体２８，２９負
荷抵抗体３１のそれぞれの抵抗値に従つて分配さ
れ、出力線３７へ流れる。ジヨセフソン回路２３
には、入力電流が流れてこないのでスイツチせ
ず、出力線３６には出力電流は現われない。この
サイクル中に入力線３５に電流が流れてきても、
ジヨセフソン回路２２にはゲート電流が流れてこ
ないので、スイツチせず、従つてジヨセフソン回
路２４もスイツチせず、このサイクル中出力線３
６，３７の出力の状態は保持される。
本回路を正しく動作させるためには、Ig1の最
大値Ig1°，Ig2の最大値Ig2°，Ig3の最大値Ig3及び
他の回路パラメータは次の設計ルールに従つて設
計すればよい。
Ig1°＞I10 … I11＜Ig3°＜2I14 … Ig2°＜2I13 … ２／３12＜I10＜2I12 … r11r12／r11r12＋r11r13＋r12r13I10＞I13… r11r13／r11r12＋r11r13＋r12r13I10＞I12… Ig1°／I10＞Ig3°／I11 … ルールはデータ“０”の時、接合２０がスイ
ツチする条件、ルールはデータ“０”の時、接
合２１がスイツチし、ジヨセフソン回路２４がス
イツチしない条件、ルールはデータ“０”の
時、ジヨセフソン回路２３がスイツチしない条
件、ルールはデータ“０”の時ジヨセフソン回
路２２が接合２０よりはやくスイツチせず、デー
タ“１”の時ジヨセフソン回路２２がスイツチ可
能となる条件、ルールはデータ“１”の時、
ゲート電流が立上り接合２０をスイツチする前に
ジヨセフソン回路２２，２３をスイツチする条
件、ルールは接合２０が接合２１よりはやくス
イツチする条件である。
例えば、r11＝r12＝r13＝r14＝RL r15＜＜CRL
I10＝3I11＝2I12＝3I13＝3I14と各パラメータを選び
接合２０のリーク電流を考慮すると、Ig1°，Ig2°，
Ig3°は、I10＜Ig1°＜2/3I12＋2.4/r11，Ig1°＜2I13
，
I14＜Ig3°＜2I14，Ig1°／Ig10＞Ig3°／I10という広
い
範囲にわたつて本回路は正しく動作する。
上記の説明からわかるように本実施例によれば
入力データ“１”に対応し、出力線３６に出力が
現われ、“０”に対応して出力線３７に出力が現
われ、その出力状態を１サイクル中保持しておく
双対信号保持回路を実現できる。さらに本回路は
抵抗体とジヨセフソン接合のみにより構成されて
おり、小型化が可能である事、磁束トラツプによ
り誤動作する危険性がない事、磁気結合する制御
線が不必要なので、製造プロセス工程を減らす事
ができるなどの利点をもつ。
第５図は本発明の第２の発明の一実施例を説明
するための図で，５０は臨界電流値I20のジヨセ
フソン接合で、５１，５２，５３，５４は第４図
に示すジヨセフソン回路で臨界電流値は2I21，
2I22，2I23，2I24５５，５６，５７，５８は抵抗値
r21，r22，r23，r24の抵抗体、５９，６０は抵抗値
RLの負荷抵抗体、６１，６２，６３はゲート電
流Ig1，Ig2，Ig3の供給線、６４は入力線、６５，
６６は出力線であり、６７は遅延線である。
本実施例の動作は以下に示す如くである。
ゲート電流Ig1，Ig2の立上り時にデータ“１”
に対応して入力線６４に入力信号が入力されると
ジヨセフソン回路５１がスイツチし、ジヨセフソ
ン回路５２，５３，５４にゲート電流Ig1が入力
信号として流れる。ここでr21＝r22＝r23と選べ
ば、ほぼ等しい大きさの電流が該回路５２，５
３，５４に入力される事になる。しかしながらジ
ヨセフソン回路５４への入力線には遅延線がはい
つているのでジヨセフソン回路５２，５３が５４
より先にスイツチする。その結果ジヨセフソン回
路５４のゲート電流は消滅し、該回路５４はスイ
ツチしない。
従つて、出力線６５には出力電流が流れ出力線
６６には出力電流は現われない。ゲート電流Ig1
がさらに上昇しIg1＞I20になるとジヨセフソン接
合５０がスイツチし、ジヨセフソン回路５４に入
力されるが、該回路５４はゲート電流が流れてい
ないのでスイツチしない。また、ジヨセフソン回
路５１，５２，５３は電圧状態にラツチされてい
るので、１サイクル中本出力状態は保持される事
になる。
次に、データ“０”に対応して入力信号が現わ
れない場合には、第１の発明の一実施例と同様に
ジヨセフソン接合５０がスイツチし、続いてジヨ
セフソン回路５４がスイツチする。ゲート電流
Ig2は抵抗値r24RLの比で分配され、一方は抵抗体
５８を通つて接地へ流れこみ、他方は負荷抵抗体
を通り出力線６６に流れる。ジヨセフソン回路５
２には入力電流が流れないので出力線６５には出
力電流は現われない。また、ジヨセフソン回路５
１へのゲート電流は消滅しており、本サイクル中
入力線６４へ入力電流が流れても該回路５１はス
イツチしない。従つて、出力線６５，６６の出力
電流は本サイクル中保持される事になる。
本回路を正しく動作させるためには、Ig1，
Ig2，Ig3の最大値Ig1°，Ig2°，Ig3°及び他の回路パ
ラメータは次の設計ルールに従つて設計すればよ
い。
Ig1°＞I2° … ２／３I24＜Ig3°＜2I24 … Ig2°＜2I23 … Ig2＜2I22 … ２／３I21＜I20＜2I21 … r21r23／r21r22＋r22r23＋r21r23２／３I21＞I22… r21r23／r21r22＋r22r23＋r21r23２／３I21＞I23… Ig1°／I20＜Ig2°／２／３I24 … ルールはデータ“０”の時、接合５０がスイ
ツチする条件、ルールはジヨセフソン回路５４
がデータ“０”の時スイツチ可能な条件、ルール
はジヨセフソン回路５３，５２がデータ
“０”の時スイツチしない条件、ルールはデー
タ“０”の時、ジヨセフソン回路５１が接合５０
よりはやくスイツチせず、データ“１”の時ジヨ
セフソン回路５１がスイツチ可能となる条件、ル
ールはジヨセフソン回路５１がスイツチした
らジヨセフソン回路５２，５３が、続いてスイツ
チする条件、ルールは接合５０がスイツチした
時ジヨセフソン回路５４がスイツチ可能な条件で
ある。
例えば、r21＝r22＝r23＝r14＝RL，I20＝2I21＝
9I22＝9I23＝9I24と各パラメータを選び、接合５０
のリーク電流を考慮すると、Ig1°，Ig2°，Ig3°は、 I20＜Ig1°＜2/3I31＋2,4/r21 2/3I23＜Ig3°＜2I23，Ig2°＜2I22，Ig1°／I20＜
Ig2°／2/3I22 という広い範囲にわたつて本回路は正しく動作す
る。
上記の説明からわかるように本実施例によれ
ば、入力データ“１”に対応して出力線６５に出
力が現われ、“０”に対応して出力線６６に出力
が現われ、その出力状態を１サイクル中保持して
おく双対信号保持回路を実現できる。さらに、本
回路は抵抗体とジヨセフソン接合のみにより構成
されており小型化が可能である事、磁束トラツプ
により誤動作する危険性がない事、磁気結合する
制御線が不必要なため、製造工程を減らす事がで
きる等の利点をもつ。
第６図は本発明の第３の発明の一実施例を説明
するための図で、７０，７１は臨界電流値I30，
I31のジヨセフソン接合、７２，７３，７４，７
５は臨界電流値2I32，2I33，2I34，2I35であるジヨ
セフソン回路で７６，７７，７８，７９，８０は
抵抗値r31，r32，r33，r34，r35をもつ抵抗体８１，
８２は抵抗値RLの負荷抵抗体、８３，８４，８
５はゲート電流Ig1，Ig2，Ig3の供給線、８６は入
力線８７，８８は出力線である。本実施例の動作
は以下の如くである。
ゲート電流Ig1，Ig2，Ig3の立上り時に入力線８
６にデータ“１”に対応して入力信号が入力され
るとジヨセフソン回路７２がスイツチし、ジヨセ
フソン回路７３，７４及び接合７１に電流が流
れ、ジヨセフソン回路７３，７４が電圧状態にス
イツチする。接合７１はその時の電流ではスイツ
チしない様に選べばジヨセフソン回路７５へは入
力は入らない。この結果出力線８７へ出力電流が
流れる。つづいてIg1が上昇して接合７０をスイ
ツチし、接合７１をスイツチするとジヨセフソン
回路７５に入力電流が流れるがすでにこの時ジヨ
セフソン回路７５のゲート電流は、消滅している
ため、該回路７５はスイツチせず、出力線８８に
は出力電流は現われない。ここでジヨセフソン回
路７２，７３，７４、接合７０，７１は電圧状態
にラツチされているため、本サイクル中この出力
状態に保持される。
次にデータ“０”に対応して入力信号が現われ
ない場合にはジヨセフソン接合７０がスイツチ
し、続いて接合７１がスイツチしてジヨセフソン
回路７５に入力電流が流れ、該回路がスイツチす
る。ゲート電流Ig2は抵抗値r34、RLの比で分配さ
れ、一方は抵抗体８０を通つて接地へ流れこみ、
他方は負荷抵抗体を通り出力線に流れる。出力線
８７にはジヨセフソン回路７３がスイツチしない
ため、出力電流は現われない。この時点でジヨセ
フソン回路７２のゲート電流は消滅しているた
め、本サイクル中に入力線８６に入力電流が流れ
てきても該回路７２はスイツチしない。
また、ジヨセフソン回路７５、ジヨセフソン接
合７０は電圧状態にラツチされている為、本サイ
クル中この出力状態は保持される。
本回路を正しく動作させるためには、Ig1，
Ig2，Ig3の最大値Ig1°，Ig2°，Ig3°及び他の回路パ
ラメータは次の設計ルールに従つて設計すればよ
い。
Ig1°＞I30 … ２／３I35＜Ig3°＜2I35 … Ig2°＜2I33 … Ig3°＜2I34 … １／２I30＜I31＜Ig1° … ２／３I32＜I30＜2I32 … r31r33／r31r32＋r32r33＋r33r31I30＞I33 … r31r32／r31r32＋r32r33＋r33r31I30＞I34 …〓〓 Ig1°／I30＜Ig3°／２／３I35 … ルールはデータ“０”の時接合７０がスイツ
チする条件、ルールはジヨセフソン回路７５が
データ“０”の時スイツチ可能な条件、ルール
はジヨセフソン回路７３，７４がデータ“０”
の時スイツチしない条件、ルールは接合７１が
データ“０”の時スイツチしてデータ“１”の時
スイツチしない条件、ルールはデータ“０”の
時、ジヨセフソン回路７２が接合７０よりはやく
スイツチせず、データ“１”の時ジヨセフソン回
路７２がスイツチ可能となる条件、ルール〓〓は
データ“１”の時ジヨセフソン回路７２がスイツ
チした後、Ig1が上昇し、接合７０をスイツチす
るよりはやくジヨセフソン回路７３，７４がスイ
ツチする条件、ルールは接合７０が、スイツチ
した時ジヨセフソン回路７５がスイツチ可能であ
る条件である。
例えば、r31＝r32＝r33＝r34＝r35＝RL I30＝I31
＝2I32＝3I33＝3I34＝3I35と各パラメータを選び、 また接合３０のリーク電流を考慮すると、
Ig1°，Ig2°，Ig3°はI30＜Ig1°＜2/3I31＋2,4/r31r3
2，
２／３I33＜Ig3°＜2I33，Ig2°2I32という広い範囲に
わたつて本回路は正しく動作する。
上記の説明からわかるように本実施例によれば
入力データ“１”に対応して出力線８７に出力が
現われ、“０”に対応して出力線８８に出力が現
われ、その出力状態を１サイクル中保持してお
く。双対信号保持回路を実現できる。さらに本回
路は抵抗体とジヨセフソン接合のみにより構成さ
れており、小型化が可能である事、磁束トラツプ
により誤動作する危険性がない事、磁気結合する
制御線が必要なため、製造工程を減らす事ができ
る等の利点を有する。
【図面の簡単な説明】
第１図はゲート電流の時間変化を示したもので
点から点までの間がデータを読み取る領域、
の領域がデータを保持する領域を示す。 第２図は従来例を説明するための図で、０１，
０２，０３，０４，０５は量子干渉型ゲート回
路、０６はジヨセフソン接合、０７はドロツピン
グ抵抗体、０８，０９は出力線、１０は超電導ル
ープの一部、１１はゲート電流供給線、１２，１
３，１４は負荷抵抗体である。 第３図は本発明の第１の発明の一実施例を説明
するための図で、２０，２１はジヨセフソン接
合、２２，２３，２４は第４図に示すジヨセフソ
ン回路、２５，２６，２７，２８，２９は抵抗
体、３０，３１は負荷抵抗体、３２，３３，３４
はゲート電流供給線、３５は入力線、３６，３７
は出力線を示す。 第４図ａ，ｂは本発明の第１，第２，第３の発
明の一実施例に用いられるジヨセフソン回路の等
価回路を示したもので、ｃ，ｄは該回路の制御特
性である。図において、４０，４１，４２はジヨ
セフソン接合、４３，４４は抵抗体、４５はゲー
ト電流供給線、４６は入力線、４７は出力線であ
る。 第５図は本発明の第２の発明の一実施例を説明
するための図で、５０はジヨセフソン接合、５
１，５２，５３，５４は第４図に示すジヨセフソ
ン回路、５５，５６，５７，５８は抵抗体、５
９，６０は負荷抵抗体、６１，６２，６３はゲー
ト電流供給線、６４は入力線、６５，６６は出力
線、６７は遅延線である。 第６図は本発明の第３の発明の一実施例を説明
するための図で、７０，７１はジヨセフソン接
合、７２，７３，７４，７５は第４図に示すジヨ
セフソン回路、７６，７７，７８，７９，８０は
抵抗体、８１，８２は負荷抵抗体、８３，８４，
８５はゲート電流供給線、８６は入力線、８７，
８８は出力線である。

Claims (1)

  1. 【特許請求の範囲】 １ 単一もしくは複数個のジヨセフソン接合、ま
    たは複数個の抵抗体と複数個のジヨセフソン接合
    よりなるジヨセフソン回路から構成された集積回
    路において第１のゲート電流供給線には、第１の
    ジヨセフソン接合と第１の抵抗体が並列に接続さ
    れ、該第１のジヨセフソン接合には第１のジヨセ
    フソン回路が直列に接続され、該第１のジヨセフ
    ソン回路の入力端子にはデータ入力線が接続さ
    れ、第２のゲート電流供給線には第２のジヨセフ
    ソン回路が接続され、該第２の回路の出力端子に
    は第１のデータ出力線が接続され、第３のゲート
    電流供給線には、第３のジヨセフソン回路と第２
    の抵抗体と第２のジヨセフソン接合が、直列に接
    続され上記第３のジヨセフソン回路の出力端子に
    は第３の抵抗体が接続され、上記第２の抵抗体と
    第２のジヨセフソン接合との接続点には第２のデ
    ータ出力線が接続され、前記第１のジヨセフソン
    回路の出力端子は抵抗体を介して前記第２及び第
    ３のジヨセフソン回路の入力端子に並列に接続さ
    れた事を特徴とするジヨセフソン双対信号保持回
    路。 ２ 単一もしくは複数個のジヨセフソン接合、ま
    たは複数個の抵抗体と複数個のジヨセフソン接合
    よりなるジヨセフソン回路から構成された集積回
    路において、第１のゲート電流供給線には第１の
    ジヨセフソン接合と第１の抵抗体が並列に接続さ
    れ、該第１のジヨセフソン接合には第１のジヨセ
    フソン回路が直列に接続され、該第１のジヨセフ
    ソン回路の入力端子にはデータ入力線が接続さ
    れ、上記第１の抵抗体には遅延線が直列に接続さ
    れ、第２のゲート電流供給線には第２のジヨセフ
    ソン回路が接続され、該第２の回路の出力端子に
    は、第１のデータ出力線が接続され、第３のゲー
    ト電流供給線には第３，第４のジヨセフソン回路
    が直列に接続され、第３のジヨセフソン回路の出
    力端子には、第２の抵抗体が接続され、第４のジ
    ヨセフソン回路の出力端子には、第２のデータ出
    力線が接続され、前記第１のジヨセフソン回路の
    出力端子には抵抗を介して上記第２と第３のジヨ
    セフソン回路の入力端子が並列に接続され、前記
    遅延線には、第４のジヨセフソン回路の入力端子
    が接続された事を特徴とするジヨセフソン双対信
    号保持回路。 ３ 単一もしくは複数個のジヨセフソン接合、ま
    たは複数個の抵抗体と複数個のジヨセフソン接合
    よりなるジヨセフソン回路から構成された集積回
    路において第１のゲート電流供給線には、第１の
    ジヨセフソン接合と第１の抵抗体が並列に接続さ
    れ、該第１のジヨセフソン接合には第１のジヨセ
    フソン回路が直列に接続され、該第１のジヨセフ
    ソン回路の入力端子にはデータ入力線が接続さ
    れ、第２のゲート電流供給線には第２のジヨセフ
    ソン回路が接続され、該第２の回路の出力端子に
    は第１のデータ出力線が接続され、第３のゲート
    電流供給線には第３のジヨセフソン回路と第４の
    ジヨセフソン回路が直列に接続され、上記第３の
    ジヨセフソン回路の出力端子には第２の抵抗体が
    接続され、第４のジヨセフソン回路の出力端子に
    は第２のデータ出力線が接続され、前記第１のジ
    ヨセフソン回路の出力端子には第３及び第４の抵
    抗体を介して前記第２，第３のジヨセフソン回路
    の入力端子に接続され、前記第１の抵抗体の他端
    には第２のジヨセフソン接合と第４の抵抗体が並
    列に接続され、該第４の抵抗体の他端には第４の
    ジヨセフソン回路の入力端子を接続した事を特徴
    とするジヨセフソン双対信号保持回路。
JP58116346A 1983-06-28 1983-06-28 ジヨセフソン双対信号保持回路 Granted JPS607692A (ja)

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JPS61230426A (ja) * 1985-04-04 1986-10-14 Agency Of Ind Science & Technol ジヨセフソン直結型否定回路
JPH0754900B2 (ja) * 1985-05-16 1995-06-07 工業技術院長 ジョセフソン抵抗結合型否定回路
JPH0672269B2 (ja) * 1985-12-13 1994-09-14 大同特殊鋼株式会社 線材の製造方法

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