JPH0425640B2 - - Google Patents

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JPH0425640B2
JPH0425640B2 JP58116347A JP11634783A JPH0425640B2 JP H0425640 B2 JPH0425640 B2 JP H0425640B2 JP 58116347 A JP58116347 A JP 58116347A JP 11634783 A JP11634783 A JP 11634783A JP H0425640 B2 JPH0425640 B2 JP H0425640B2
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JP
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josephson
circuit
junction
resistor
gate
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JP58116347A
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Shuichi Tawara
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Original Assignee
Nippon Electric Co Ltd
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Publication date
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Publication of JPS607693A publication Critical patent/JPS607693A/ja
Publication of JPH0425640B2 publication Critical patent/JPH0425640B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron

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  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 本発明はジヨセフソン双対信号保持回路、より
詳しくは電流直接注入により動作する抵抗接合型
ジヨセフソン双対信号保持回路に関する。
ジヨセフソン効果を用いたゲート回路は通常ラ
ツチング動作を行うのでゲート回路により行われ
た演算結果をラツチ回路に格納した後、ゲート回
路を流れるゲート電流を零レベルに戻し前記ゲー
ト回路を零電圧状態にリセツトしなければならな
い。ラツチ回路に格納されたデータは次のクロツ
ク・サイクルでゲート電流が立上る時に読み出さ
れ、次のサイクルの論理演算が始まる。次のサイ
クルでは論理演算が行われ、新たなデータのラツ
チ回路への書き込みが行われる。そのため、一度
読み出したデータはそのサイクル中一定のデータ
（１か０か）を示すように保持される必要がある。
第１図は上記の動作を説明するために、ゲート電
流の時間変化を示したものである。同図において
Ａ点からＢ点までの立上りの間に前サイクル中に
格納されたデータを読みとる。Ｃで示された能動
領域の終了までの間には論理演算が進み、演算結
果の書きこみが行われる。その間前サイクルのデ
ータを保持しておかなければならない。
従来、提案されてきた双対信号保持回路には量
子干渉型ゲート回路が用いられている。量子干渉
型ゲート回路は例えば文献アプライド・フイジツ
クス・レター誌（Applied Physics Letters）
Vol33.No.８、pp781〜783を参照すればわかるよ
うに当技術分野では広く知られている。このゲー
ト回路では複数個のジヨセフソン接合とこれらを
電気的に結合するループ回路で構成され、該ゲー
ト回路への直接の電流注入により、または該ゲー
ト回路の制御線を流れる入力電流との磁気接合に
よつてスイツチングを起こす。
第２図はジヨセフソン双対信号保持回路の従来
例を説明するための図で、０１，０２，０３，０
４，０５は量子干渉型ゲート回路で０６は単一ジ
ヨセフソン接合であり、また０７はドロツピング
抵抗０８，０９は出力線、１０はデータを格納し
ている超伝導ループの一部１１はゲート電流供給
線１２，１３，１４は負荷抵抗体を示す。図にお
いて０１，０２，０４のゲート回路は磁気結合に
より、また０３，０５のゲート回路は電流直接注
入によりスイツチングをおこす。０３，０５のゲ
ート回路は２入力の積の論理を、また０１，０
２，０４のゲート回路は１入力の和の論理を行う
回路である。ループ１０はゲート回路０１，０２
の制御線ともなつている。
本従来例の動作は例えば文献ジヤーナル・オ
ブ・ソリツドステート・サーキツト誌（Journal
of Solid State Circuit）Vol.SC−17、No.６、
pp1201〜1210に詳しく述べられているのでここ
ではその概略につき簡単に述べる。
超電導ループ１０には２進数“１”“０”に対
応するデータが貯えられ、ループにサークル電流
が流れていない時が“１”に、ループに電流が流
れていない時が“０”に対応している。
今、データ“１”に対応してループ１０にサー
クル電流が流れている時、ゲート電流が立上がる
と、ゲート回路０１，０２が電圧状態にスイツチ
する。その時ゲート回路０１に流れていたゲート
電流は１２の抵抗体を通り接地へ流れこむ。
一方、ゲート回路０２に流れていたゲート電流
はゲート回路０３へ入力され、ゲート回路０３が
電圧状態にスイツチし、出力線０８に出力電流が
流れる。さらにゲート電流が上昇すると接合０６
がスイツチングを起こしゲート回路０４の制御線
へ電流が流れる。しかしながらゲート回路０４に
はすでにゲート電流がきれているためにスイツチ
しない。従つてゲート回路０５もスイツチせず出
力線０９には出力信号は現われない。ゲート回路
０１，０２はラツチング動作をするために一度電
圧状態になるとゲート電流を零にしない限り、超
電導状態に復帰しない。
従つてゲート電流の立上り時にループ１０に格
納された“１”のデータを読みとつた後は該サイ
クル中にループ１０の状態が変化しても出力線０
８，０９からの信号状態は変わらない。
次に、データ“０”に対応してループ１０に電
流が流れていない時はゲート電流が立上つてもゲ
ート回路０１，０２の制御線に電流が流れていな
いためのゲート回路０１，０２はスイツチしな
い。
さらにゲート電流が上昇して、接合０６がスイ
ツチするとゲート回路０４の制御線に電流が流れ
該ゲート回路０４が電圧状態にスイツチする。続
いてゲート回路０４に流れていたゲート電流がゲ
ート回路０５に流れゲート回路０５がスイツチ
し、出力線０９に出力信号が流れる。一方ゲート
回路０２のゲート電流は消滅するため、本サイク
ル中にループ１０にサークル電流が流れるように
なつても該ゲート回路０２はスイツチせず、出力
線０８には出力電流は流れない。また、ゲート回
路０５はラツチング動作のためゲート電流か零に
ならない限り、出力線０９に出力電流が流れる。
以上のように“１”“０”に対応する双対の信
号を出力し、１サイクル中その出力データを保持
する回路を実現する事ができる。しかしながら上
記の回路には次に示すような欠点がある。
その１つは量子干渉型ゲート回路を用いて本回
路を実現しているため、量子干渉型ゲート回路自
身のインダクタンスにより回路の小型化が困難で
ある事である。２つめは、ループ１０に電流が流
れていない状態で読み出した時出力線０９に出力
電流が流れているが、該サイクル中にループ１０
にサークル電流が流れ出すと、ゲート回路０１が
スイツチングを起こし、出力線０９の出力電流が
変動する可能性がある事である。３つめはループ
１０に“１”に対応したサークル電流が流れ、そ
れに応じてゲート回路０２がスイツチした場合
に、該回路０２に流れていたゲート電流はゲート
回路０３ばかりでなく、接合０６を通してゲート
回路０４の制御線へも流れ、ゲート回路０４がス
イツチするという誤動作の危険性がある事であ
る。４つめはゲート回路中に超電導ループが存在
し、超電導に転移する際に磁束がトラツプしやす
く、誤動作する危険性があるという点である。５
つめはゲート回路０１，０２，０４とも制御線を
流れる入力電流との磁気結合によりスイツチする
ためデバイス構造上、該ゲート回路の上部に制御
線を設けねばならず、製造プロセスが複雑になる
という点である。
本発明の目的は上記のような欠点を除去した電
流注入型のジヨセフソン双対信号保持回路を提供
する事にある。
本発明によれば、単一もしくは複数個のジヨセ
フソン接合、または複数個の抵抗体と複数個のジ
ヨセフソン接合よりなる、ジヨセフソン回路から
構成された集積回路において第１のゲート電流供
給線には第１のジヨセフソン接合と第１の抵抗体
が並列に接続され、該第１のジヨセフソン接合に
は第１のジヨセフソン回路が直列に接続され、該
第１のジヨセフソン回路の入力端子にはデータ入
力線が接続され、第２のゲート電流供給線には第
２のジヨセフソン回路と第２の抵抗体と第２のジ
ヨセフソン接合が直列に接続され、該第２のジヨ
セフソン回路の出力端子には第３の抵抗体を介し
て第１のデータ出力線と第３のジヨセフソン接合
が並列に接続され、前記第２の抵抗体と第２のジ
ヨセフソン接合との接続点に第２のデータ出力線
が接続され、前記第１のジヨセフソン回路の出力
線は抵抗体を介して第２のジヨセフソン回路に接
続された事を特徴とするジヨセフソン双対信号保
持回路が得られる。
また、本発明によれば、単一もしくは複数個の
ジヨセフソン接合、または複数個の抵抗体と複数
個のジヨセフソン接合よりなる、ジヨセフソン回
路から構成された集積回路において第１のゲート
電流供給線には第１のジヨセフソン接合と第１の
抵抗体が並列に接続され、該第１のジヨセフソン
接合には第１のジヨセフソン回路が直列に接続さ
れ、該第１のジヨセフソン回路の入力端子にはデ
ータ入力線が接続され、該第１の抵抗体には直列
に遅延線が接続され、第２のゲート電流供給線に
は第２のジヨセフソン回路と第３のジヨセフソン
接合が直列に接続され、上記第２のジヨセフソン
回路の出力端子には第３の抵抗体を介して第１の
データ出力線と第２のジヨセフソン接合が並列に
接続され、上記第３のジヨセフソン回路の出力端
子には第２のデータ出力線が接続され、前記第１
のジヨセフソン接合の出力端子には抵抗体を介し
て第２のジヨセフソン回路の入力端子に接続さ
れ、前記遅延線は上記第３のジヨセフソン回路の
入力端子に接続された事を特徴とするジヨセフソ
ン双対信号保持回路が得られ、さらに本発明によ
れば単一もしくは複数個のジヨセフソン接合、ま
たは複数個の抵抗体と複数個のジヨセフソン接合
よりなる、ジヨセフソン回路から構成された集積
回路において第１のゲート電流供給線には第１の
ジヨセフソン接合と第１の抵抗体が並列に接続さ
れ、該第１のジヨセフソン接合には第１のジヨセ
フソン回路が直列に接続され、該第１のジヨセフ
ソン回路の入力端子にはデータ入力線が接続さ
れ、第２のゲート電流供給線には第２と第３のジ
ヨセフソン回路がこの順に直列に接続されてお
り、上記第２のジヨセフソン回路の出力端子には
第２の抵抗体を介して第１のデータ出力線と第２
のジヨセフソン接合が並列に接続され、上記第３
のジヨセフソン回路の出力端子には第２のデータ
入力線が接続され、前記第１のジヨセフソン回路
は第３の抵抗体を介して第２のジヨセフソン回路
の入力端子に接続され、前記第１の抵抗体の他端
には第３のジヨセフソン接合と第４の抵抗体が並
列に接続され、該第４の抵抗体の他端な前記第３
のジヨセフソン回路の入力端子に接続された事を
特徴とするジヨセフソン双対信号保持回路が得ら
れる。
以下本発明を図面を用いて説明する。
第３図は本発明の第１の発明の一実施例を説明
する為の図で、２１，２２，２３は臨界電流値
I11，I12I13のジヨセフソン接合、２４，２５は臨
界電流値２I14，２I15であるジヨセフソン回路２
６，２７，２８，２９は抵抗値r11，r12，r13，r14
をもつ抵抗体３０，３１は抵抗値RLの負荷抵抗
体、３２，３３はゲート電流Ig1，Ig2の供給線、
３４はデータ入力線、３５，３６は出力線であ
る。
第４図は２４，２５のジヨセフソン回路の回路
図とその制御特性で、第４図ａは２２のジヨセフ
ソン回路の等価回路で４０，４１，４２はジヨセ
フソン接合、４３，４４は抵抗値r0，r0′、の抵抗
体、４５はゲート電流供給線、４６は入力線、４
７は出力線、４８はゲート電流流出線である。本
回路は例えば文献アプライド、フイジツクスレタ
ー誌（Applied Physcs Letters）Vol.40、No.
8pp741〜744を参照すればわかるように当技術分
野では広く知られている。接合４０，４１，４２
の臨界電流値I0，I02/3I0とすると、本回路の臨界
電流値は２I0となり、その制御特性は第４図ｃに
示され、斜線部は本回路の電圧状態の領域を示
す。
第４図ｂの回路は２５のジヨセフソン回路の等
価回路で第４図ａの回路より４２の接合と４４の
抵抗体を除いたもので入出力分離はとれないが、
動作マージンは広がる。
第４図ｂにその制御特性を示す。縦線部が本回
路の電圧状態の領域である。これらの回路はゲー
ト電流が印加されている状態で入力信号が入つて
くると電圧状態にスイツチするという動作を行
う。該回路を用いた第１の実施例の動作は以下の
如くである。ゲート電流Ig1，およびIg2が立上り
の状態で、かつIg1＜I11、Ig2＜I12である時データ
１に対応する信号が入力線３４より入力されると
ジヨセフソン回路２４がスイツチし、抵抗体２
６，２７に電流が流れる。抵抗体２６に流れた電
流は接地に流れこみ、抵抗体２７に流れた電流は
ジヨセフソン回路２５に入力される。この結果ジ
ヨセフソン回路２５が電圧状態にスイツチし、抵
抗体２９を通りジヨセフソン接合２３に電流が流
れ、接合２３がスイツチして負荷抵抗体を通り出
力線３５に出力電流が流れる。
一方ジヨセフソン接合２２に流れていたゲート
電流は消滅するためその後ゲート電流がIg2＞I12
まで増加しても出力線３６には出力電流は現われ
ない。またIg1＞I11となり接合２１がスイツチし
てもジヨセフソン回路２４，２５は電圧状態にラ
ツチされているため、本サイクル中、出力状態は
保持されている。
次に、データ“０”に対応して、入力線３４に
電流が流れてこない時ゲート電流Ig1，Ig2の立上
り時にジヨセフソン回路２４はスイツチせずIg1
＞I11Ig2＞I12となるまでゲート電流が上昇すると
ジヨセフソン接合２１，２２が電圧状態にスイツ
チする。従つてIg1は抵抗体２６を通つて接地に
流れジヨセフソン回路２４のゲート電流は消滅す
る。一方該ジヨセフソン接合２２もスイツチする
のでゲート電流Ig2は抵抗体２８，２９，３０，
３１の値により分流されて、一方は抵抗体２９、
接合２３を通り接地へ流れ、他方は負荷抵抗体３
１を通つて出力線３６へ流れる。
この時、接合２３がスイツチしないように抵抗
値を選べば、出力線３５には出力電流は現れな
い。またこのサイクル中にその後入力線３４に電
流が流れてきてもジヨセフソン回路２４にはゲー
ト電流が流れていないのでスイツチせず、従つて
ジヨセフソン回路２５もスイツチしない。また接
合２２は電圧状態にラツチされているため、本サ
イクル中この出力状態は保持される。
本回路を正しく動作させるためにはIg1の最大
値Ig1°，Ig2の最大値Ig2°及び他の回路パラメータ
は次の設計ルールに従つて設計すればよい。
Ig1°＞I11 … I12＜Ig2°＜2I15 … ２／３I14＜I11＜2I14 … r11／r11＋r12I11＞I15 … １／２Ig2°＜I13＜Ig2° … Ig1°／I11＞Ig2°／I12 … ルールはデータ“０”の時接合２１がスイツ
チする条件、ルールはデータ“０”の時接合２
２がスイツチしジヨセフソン回路２５がスイツチ
しない条件、ルールはデータ“０”の時ジヨセ
フソン回路２４が接合よりはやくスイツチせずデ
ータ“１”の時ジヨセフソン回路２４がスイツチ
可能となる条件ルールはデータ“１”の時ゲー
ト電流が立上り接合２１をスイツチする前にジヨ
セフソン回路２５ををスイツチする条件、ルール
はデータ“１”の時に接合２３がスイツチし、
データ“０”の時には接合２３がスイツチしない
条件、ルールは接合２１が接合２２よりはやく
スイツチする条件である。
例えば r11＝r12＝r14RL、r13＜＜RL 1/2I11＝
I12＝I13＝I14＝I15各パラメータを選べばまた接合
２１のリーク電流を考慮してIg1°，Ig2°，Ig3°は、
I15＜Ig2°＜2I15、I14＜Ig1°２／５I14＋24／r11Ig1
°I11＞Ig2° I12という広い範囲にわたつて本回路は正しく動
作する。
上記の説明からわかるように本実施例によれば
入力データ“１”に対応し、出力線３５に出力が
現われ“０”に対応して出力線３６に出力が現わ
れ、その出力状態を１サイクル中保持しておく双
対信号保持回路を実現できる。さらに本回路は抵
抗体とジヨセフソン接合のみにより構成されてお
り、小型化が可能である事、磁束トラツプにより
誤動作する危険性がない事、磁気結合する制御線
が不必要なので製造プロセス工程を減らす事がで
きるなどの利点をもつ。
第５図は本発明の第２の発明の一実施例を説明
するための図で５０，５１は臨界電流値I20，I21
のジヨセフソン接合で５２，５４は第４図ａに、
５３は第４図ｂに示すジヨセフソン回路で臨界電
流値はそれぞれ2I22，2I24，2I23５５，５６，５７
は抵抗値r21，r22，r23の抵抗体、５８，５９は抵
抗値RLの負荷抵抗体、６０，６１はゲート電流
Ig1，Ig2の供給線、６２は入力線、６３，６４は
出力線であり、６５は遅延線である。本実施例の
動作は以下に示す如くである。
ゲート電流Ig1，Ig2の立上り時に入力線６２に
データ“１”に対応した入力信号が入力されると
ジヨセフソン回路５２がスイツチし、ジヨセフソ
ン回路５３，５４へゲート電流Ig1が流れこむ。
ここでr21＝r22と選べばほぼ同じ大きさのの電流
が該回路５３，５４に入力される事になる。
しかしながら該回路５４への入力線には遅延線
がはいつているのでジヨセフソン回路５３が５４
より先にスイツチする。その結果ゲート電流Ig2
は抵抗体５７、接合５１へ流れ、接合５１をスイ
ツチして出力線６３へ流れる。従つてジヨセフソ
ン回路５４のゲート電流は消滅する為、Ig1＞I20
にIg1が上昇して接合５０をスイツチしても回路
５４はスイツチせず、出力線６４には出力電流は
現われない。
ここでジヨセフソン回路５２，５３ジヨセフソ
ン接合５０は電圧状態にラツチされている為、本
サイクル中、この出力状態は保持される。
次に、データ“０”に対応して入力信号が現わ
れない場合にはジヨセフソン接合５０がスイツチ
し続いてジヨセフソン回路５４がスイツチする。
ゲート電流Ig2は抵抗値r23，RLの比で分配され、
一方は抵抗体５７、接合５１を通つて接地へ流れ
こみ他方は負荷抵抗体を通り出力線６４に流れ
る。しかしながら出力線６３には接合５１でシヤ
ントされているため、出力電流は現われない。こ
こでジヨセフソン回路５２のゲート電流は消滅し
ているため、本サイクル中に入力線６２に入力電
流が流れてきても該回路５２はスイツチしない。
また、ジヨセフソン回路５４、ジヨセフソン接
合５０は電圧状態にラツチされている為、本サイ
クル中、この出力状態は保持される。
本回路を正しく動作させるためにはIg1の最大
値Ig1°，Ig2の最大値Ig2°及び他の回路パラメータ
は次の設計ルールに従つて設計すればよい。
Ig1°＞I2 0 … ２／３I24＜Ig2°＜2I24 … Ig2°＜2I23 … ２／３I22＜I20＜2I22 … r21／r21＋r22２／３I22＞I23 … １／２Ig2°＜I21＜Ig2° … Ig1°／I20＜Ig2°／２／３I24 … ルールはデータ“０”の時接合５０がスイツ
チする条件、ルールはジヨセフソン回路５４が
データ“０”の時スイツチ可能な条件、ルール
はジヨセフソン回路５３がデータ“０”の時スイ
ツチしない条件、ルールはデータ“０”の時ジ
ヨセフソン回路５２が接合５０よりはやくスイツ
チせず、データ“１”の時ジヨセフソン回路５２
がスイツチ可能となる条件、ルールはジヨセフ
ソン回路５２の出力電流がジヨセフソン回路５３
をスイツチさせ得る条件、ルールはデータ
“１”の時接合５１がスイツチ１、データ“０”
の時接合５１がスイツチしない条件、ルールは
接合５０がスイツチした時ジヨセフソン回路５４
がスイツチ可能な条件である。例えばr21＝r22＝
r23＝RL 1/6I20＝1/3I22＝I21＝I23＝I24と各パラ
メータを選び、また接合２０のリーク電流を考慮
してIg1°，Ig2°，Ig3°は I20＜Ig1°＜２／３I22＋2.4／r21I23＜Ig2°＜2I23
、Ig1°／ I20＜Ig2°／２／３I23という広い範囲にわたつて本回 路は正しく動作する。
上記の説明からわかるように本実施例によれば
入力データ“１”に対応して出力線６３に出力が
現われ“０”に対応して出力線６４に出力が現わ
れ、その出力状態を１サイクル中保持しておく双
対信号保持回路を実現できる。さらに本回路は抵
抗体とジヨセフソン接合のみにより構成されてお
り、小型化が可能である事、磁束トラツプにより
誤動作する危険性がない事、磁気結合する制御線
が不必要なため製造工程を減らす事ができる等の
利点をもつ。
第６図は本発明の第３の発明の一実施例を説明
するための図２、７０，７１，７２は臨界電流値
I30，I31，I32のジヨセフソン接合、７３，７５は
第４図ａに示す。また７４は第４図ｂに示すジヨ
セフソン回路で臨界電流値はそれぞれ2I33，2I35，
2I34で、７６，７７，７８，７９は抵抗値r31，
r32，r33，r34の抵抗体で８０，８１は抵抗値RLの
負荷抵抗体で、８２，８３はゲート電流Ig1，Ig2
の供給線、８４は入力線で８５，８６は出力線で
ある。本実施例の動作は以下の如くである。
ゲート電流Ig1，Ig2の立上り時に入力線８４に
データ“１”に対応して入力信号が入力されると
ジヨセフソン回路７３がスイツチし、ジヨセフソ
ン回路７４及び接合７２に電流が流れ、ジヨセフ
ソン回路７４が電圧状態にスイツチする。接合７
２はその時の電流ではスイツチしない様に選べば
ジヨセフソン回路７５へは入力は入らない。この
結果抵抗体７９、接合７１へIg2が流れこみ、接
合７１がスイツチして出力線８５へ出力電流が流
れる。つづいてIg1が上昇して接合７０をスイツ
チし、接合７１をスイツチするとジヨセフソン回
路７５に入力電流が流れるが、すでにこの時ジヨ
セフソン回路７５のゲート電流は消滅しているた
め、該回路７５はスイツチせず、出力線８６には
出力電流は現われない。ここで、ジヨセフソン回
路７３，７４、接合７０，７１，７２は電圧状態
にラツチされているため、本サイクル中この出力
状態に保持される。
次にデータ“０”に対応して入力信号が現われ
ない場合にはジヨセフソン接合７０がスイツチし
続いて接合７２がスイツチしてジヨセフソン回路
７５に入力電流が流れ、該回路がスイツチする。
ゲート電流Ig2は抵抗値r14、RLの比で分配され、
一方は抵抗体７９、接合７１を通つて接地へ流れ
こみ他方は負荷抵抗体を通り出力線に流れる。出
力線８５には接合７１でシヤントされているた
め、出力電流は現われない。ここでジヨセフソン
回路７３のゲート電流は消滅しているため本サイ
クル中に入力線８４に入力電流が流れてきても該
回路７３はスイツチしない。
またジヨセフソン回路７５、ジヨセフソン接合
７０は電圧状態にラツチされている為本サイクル
中この出力状態は保持される。
本回路を正しく動作させるためにはIg1の最大
値Ig1°，Ig2の最大値Ig2°及び他の回路パラメータ
は次の設計ルールに従つて設計すればよい。
Ig1°＞I30 … ２／３I35＜Ig2°＜2I35 … Ig2°＜2I34 … １／２I0＜I32＜Ig1° … ２／３I33＜I30＜2I33 … r31／r31＋r32I30＞I34 … １／２Ig2°＜I31＜Ig2° … Ig1°／I30＜Ig2°／２／３I35 … ルールはデータ“０”の時接合７０がスイツ
チする条件、ルールはジヨセフソン回路７５が
データ“０”の時スイツチ可能な条件、ルール
はジヨセフソン回路７４がデータ“０”の時スイ
ツチしない条件、ルールは接合７２がデータ
“０”の時スイツチしてデータ“１”の時スイツ
チしない条件、ルールはデータ“０”の時ジヨ
セフソン回路７３が接合７０よりはやくスイツチ
せず、データ“１”の時ジヨセフソン回路７３が
スイツチ可能となる条件ルールはデータ“１”
の時ジヨセフソン回路７３がスイツチした後、
Ig1が上昇し、接合７０をスイツチするよりはや
くジヨセフソン回路７４がスイツチする条件、ル
ールは接合７１がデータ“１”の時にスイツチ
してデータ“０”の時にはスイツチしない条件、
ルールは接合７０がスイツチした時ジヨセフソ
ン回路７５がスイツチ可能である条件である。
例えば、r31＝r32＝r33＝r34＝RL、１／２I30＝I31＝ １／２I32＝I33＝I34＝I35と各パラメータを選び、ま た接合７０のリーク電流を考慮すると、Ig1°，
Ig2°はI30＜Ig1°＜２／３I33＋2.4／r31＋r32，I34＜
Ig2°＜ 2I34、Ig1°I30＜Ig2°２／３I34 という広い範囲にわたつて本回路は正しく動作す
る。
上記の説明からわかるように本実施例によれば
入力データ“１”に対応して出力線８５に出力が
現われ、“０”に対応して、出力線８６に出力が
現われ、その出力状態を１サイクル中保持してお
く、双対信号保持回路を実現できる。さらに本回
路は抵抗体とジヨセフソン接合のみにより構成さ
れており、小型化が可能である事、磁束トラツプ
により誤動作する危険性がない事、磁気結合する
制御線が不必要なため、製造工程を減らす事がで
きる等の利点を有する。
【図面の簡単な説明】
第１図はゲート電流の時間変化を示したもので
点から点までの間がデータを読み取る領域
の領域がデータを保持する領域を示す。 第２図は従来例を説明するための図で、０１，
０２，０３，０４，０５は量子干渉型ゲート回路
０６はジヨセフソン接合、０７はドロツピング抵
抗体０８，０９は出力線、１０は超電導ループの
一部、１１はゲート電流供給線、１２，１３，１
４は負荷抵抗体である。 第３図は本発明の第１の発明の一実施例を説明
するための図で２１，２２，２３はジヨセフイン
接合、２４，２５はジヨセフソン回路（具体的に
は第４図に示す）２６，２７，２８，２９は抵抗
体、３０，３１は負荷抵抗体、３２，３３はゲー
ト電流供給線、３４は入力線、３５，３６は出力
線を示す。 第４図ａ，ｂは本発明の第１、第２、第３の発
明の一実施例に用いられるジヨセフソン回路の等
価回路を示したものでｃ，ｄは該回路の制御特性
である。図において２，４０，４１，４２はジヨ
セフソン接合、４３，４４は抵抗体、４５はゲー
ト電流供給線、４６は入力線４７は出力線、４８
はゲート電流流出線である。 第５図は本発明の第２の発明の一実施例を説明
するための図で５０，５１はジヨセフソン接合、
５２，５３，５４はジヨセフソン回路、５５，５
６，５７は抵抗体、５８，５９は負荷抵抗体、６
０，６１はゲート電流供給線、６２は入力線、６
３，６４は出力線、６５は遅延線である。 第６図は本発明の第３の発明の一実施例を説明
するための図で７０，７１，７２はジヨセフソン
接合、７３，７４，７５はジヨセフソン回路、７
６，７７，７８，７９は抵抗体、８０，８１は負
荷抵抗体、８２，８３はゲート電流供給線、８４
は入力線、８５，８６は出力線である。

Claims (1)

  1. 【特許請求の範囲】 １ 単一もしくは複数個のジヨセフソン接合、ま
    たは複数個の抵抗体と複数個のジヨセフソン接合
    よりなる、ジヨセフソン回路から構成された集積
    回路において第１のゲート電流供給線には第１の
    ジヨセフソン接合と第１の抵抗体が並列に接続さ
    れ、該第１のジヨセフソン接合には第１のジヨセ
    フソン回路が直列に接続され、該第１のジヨセフ
    ソン回路の入力端子にはデータ入力線が接続さ
    れ、第２のゲート電流供給線には第２のジヨセフ
    ソン回路と第２の抵抗体と第２のジヨセフソン接
    合が直列に接続され、該第２のジヨセフソン回路
    の出力端子には第３の抵抗体を介して第１のデー
    タ出力線と第３のジヨセフソン接合が並列に接続
    され、前記第２の抵抗体と第２のジヨセフソン接
    合との接続点に第２のデータ出力線が接続され、
    前記第１のジヨセフソン回路の出力端子は抵抗体
    を介して第２のジヨセフソン回路に接続された事
    を特徴とするジヨセフソン双対信号保持回路。 ２ 単一もしくは複数個のジヨセフソン接合、ま
    たは複数個の抵抗体と複数個のジヨセフソン接合
    よりなる、ジヨセフソン回路から構成された集積
    回路において、第１のゲート電流供給線には第１
    のジヨセフソン接合と第１の抵抗体が並列に接続
    され、該第１のジヨセフソン接合には第１のジヨ
    セフソン回路が直列に接続され、該第１のジヨセ
    フソン回路の入力端子にはデータ入力線が接続さ
    れ、該第１の抵抗体には直列に遅延線が接続さ
    れ、第２のゲート電流供給線には第２のジヨセフ
    ソン回路と第３のジヨセフソン接合が直列に接続
    され、上記第２のジヨセフソン回路の出力端子に
    は第３の抵抗体を介して第１のデータ出力線と第
    ２のジヨセフソン接合が並列に接続され、上記第
    ３のジヨセフソン回路の出力端子には第２のデー
    タ出力線が接続され、前記第１のジヨセフソン回
    路の出力端子には抵抗体を介して第２のジヨセフ
    ソン回路の入力端子に接続され、前記遅延線は上
    記第３のジヨセフソン回路の入力端子に接続され
    た事を特徴とするジヨセフソン双対信号保持回
    路。 ３ 単一もしくは複数個のジヨセフソン接合、ま
    たは複数個の抵抗体と複数個のジヨセフソン接合
    よりなる、ジヨセフソン回路から構成された集積
    回路において第１のゲート電流供給線には第１の
    ジヨセフソン接合と第１の抵抗体が並列に接続さ
    れ、該第１のジヨセフソン接合には第１のジヨセ
    フソン回路が直列に接続され、該第１のジヨセフ
    ソン回路の入力端子にはデータ入力線が接続さ
    れ、第２のゲート電流供給線には第２と第３のジ
    ヨセフソン回路が直列に接続されており、上記第
    ２のジヨセフソン回路の出力端子には第２の抵抗
    体を介して第１のデータ出力線と第２のジヨセフ
    ソン接合が並列に接続され、上記第３のジヨセフ
    ソン回路の出力端子には第２のデータ出力線が接
    続され、前記第１のジヨセフソン回路は第３の抵
    抗体を介して第２のジヨセフソン回路の入力端子
    に接続され、前記第１の抵抗体の他端には第３の
    ジヨセフソン接合と第４の抵抗体が並列に接続さ
    れ、該第４の抵抗体の他端な前記第３のジヨセフ
    ソン回路の入力端子に接続された事を特徴とする
    ジヨセフソン双対信号保持回路。
JP58116347A 1983-06-28 1983-06-28 ジヨセフソン双対信号保持回路 Granted JPS607693A (ja)

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