JPS584460A - プログラム自動検証装置 - Google Patents
プログラム自動検証装置Info
- Publication number
- JPS584460A JPS584460A JP56102896A JP10289681A JPS584460A JP S584460 A JPS584460 A JP S584460A JP 56102896 A JP56102896 A JP 56102896A JP 10289681 A JP10289681 A JP 10289681A JP S584460 A JPS584460 A JP S584460A
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- output
- address
- test program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/3668—Testing of software
- G06F11/3672—Test management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコンビ、−タシステムが正しく実行するか否か
をさらに正しく実行しないすなわち障害があ０た場合に
紘どこに障害があるかを調べるテストグログラムを自動
的に検証する装置に関する。
をさらに正しく実行しないすなわち障害があ０た場合に
紘どこに障害があるかを調べるテストグログラムを自動
的に検証する装置に関する。
従来、前岬テスト！ログ２ムを検証するには人手により
ていた。すなわち、テストグログラムを実行させ、たと
えばコンビ、−夕の４．クパネルのビンを人手によりて
論理的に＠Ｏ”すなわちシ。
ていた。すなわち、テストグログラムを実行させ、たと
えばコンビ、−夕の４．クパネルのビンを人手によりて
論理的に＠Ｏ”すなわちシ。
−トシて人的障害を発生させて、前記人的障害箇所をテ
ストｆａダツムが正しく指摘しているか否かを判断し、
検証を行なりてい九、しかしながら前記方法には種々の
問題があ２えφ 第１の問題は、人手による人的障害発生ｏ＋ｉ＋ｓ、ａ
である。すなわち、人手による丸めにたとえばシ、−卜
するｄツクパネルのビン番号を間違え九り、複数り、−
トする場合にはり、−トする数が少なかりたｐするＷＡ
）がありた、第２の問題紘、人手によるために多くの時
間を有し、特に複雑な障害を発生させることは非常に多
くの時間がかかりていえ。
ストｆａダツムが正しく指摘しているか否かを判断し、
検証を行なりてい九、しかしながら前記方法には種々の
問題があ２えφ 第１の問題は、人手による人的障害発生ｏ＋ｉ＋ｓ、ａ
である。すなわち、人手による丸めにたとえばシ、−卜
するｄツクパネルのビン番号を間違え九り、複数り、−
トする場合にはり、−トする数が少なかりたｐするＷＡ
）がありた、第２の問題紘、人手によるために多くの時
間を有し、特に複雑な障害を発生させることは非常に多
くの時間がかかりていえ。
本発明は前記従来の問題点に鑑みて従来人手によりて行
なわれていたテストグログラムの検証ヲサービスグロセ
、すを用いることによって自動的に行なうテストｆ−グ
ラム自動検証装置改＾を行なうことを目的とする。
なわれていたテストグログラムの検証ヲサービスグロセ
、すを用いることによって自動的に行なうテストｆ−グ
ラム自動検証装置改＾を行なうことを目的とする。
本尭明Ｏ特黴とするところは、サービスｆｔｘセッナに
アドレス発生部とデータ発生部と一定時間コンビ、−タ
を停止させるタイ、ｉとを設けることによ）サービスｌ
ロセッナによりてテストｆ−ダツムが実行している＝ン
ピ、−声を前記タイｉによって一定時間停止させ、前記
停止している間に前記アドレス発生部によりて指定され
た入出力親電あるいはメモリの少くとも一方に前記デー
タ売主親電よｐ発生したデータを書き込むことによりて
、等価的なエラーを発生させ、一定時間後にコンビ、−
夕を再スタートさせて、テストｆロダツムによりて前記
書込むことによって発生させた等価的な工２−を検出さ
せ、テストｌログツムが正常にエラー検出を行なったか
否かを検証するテストｆ鱈ダラム自動検証装置を提供す
ることである。
アドレス発生部とデータ発生部と一定時間コンビ、−タ
を停止させるタイ、ｉとを設けることによ）サービスｌ
ロセッナによりてテストｆ−ダツムが実行している＝ン
ピ、−声を前記タイｉによって一定時間停止させ、前記
停止している間に前記アドレス発生部によりて指定され
た入出力親電あるいはメモリの少くとも一方に前記デー
タ売主親電よｐ発生したデータを書き込むことによりて
、等価的なエラーを発生させ、一定時間後にコンビ、−
夕を再スタートさせて、テストｆロダツムによりて前記
書込むことによって発生させた等価的な工２−を検出さ
せ、テストｌログツムが正常にエラー検出を行なったか
否かを検証するテストｆ鱈ダラム自動検証装置を提供す
ることである。
以下、１１１面を参照して本実Ｉｊ１０一実施例を詳細
に説−する。
に説−する。
纂１図において、計算機１とサービスグロセッｔ（以下
８Ｖ’Ｐと呼ぶ）２は、アドレスバス３、データバス４
、スタート信号線５、スト、！信号線６、エラーステー
タスＩＩ７、工２−信号線８によって接続される。
８Ｖ’Ｐと呼ぶ）２は、アドレスバス３、データバス４
、スタート信号線５、スト、！信号線６、エラーステー
タスＩＩ７、工２−信号線８によって接続される。
第２図は本発明の処１Ｍ７１：１−を示す、スタートス
テラｆ９よりスタートし九処理は８ＶＰ ２により書込
み先アドレス並びにデータに対して準備ステ、７”ｌ
ＯＫて準備を行なう、この準備ステツブ１Ｇは、あらか
じめ行なわれるエラー発生の第１番目のアドレス、デー
タをそれぞれアドレスバス３、データバス４に出力する
準備を行なう、この準備ステラｆｌＧが完了すると、テ
ストｆａグラム実行ステ、ｆｌｌを遂行する。この動作
はスタート信号線ｓＫよりて行なわれる０次に、８ＶＰ
２のタイマによシ所定時間後にテストｆμグツムの一時
停止を行なう、前記テストｆａダラム夾行ステッ７”ｌ
ｌから前記一時停止ステプグ１２１での時間はａＶＰ
Ｚ内のタイ！によって設定される。テストグーダツムの
一時停止中に８ＶＰ ２によってデータの書き込みステ
ツブ１３を遂行する。前記書き込み動作ステツブ１３で
は８ＶＰ ２内において前記準備ステツブｌＯによりて
準備されたデータが同様に準備されたアドレスで指定さ
れた箇所に格納される。前記書込み動作が完了し、８Ｖ
’ＰＲ内のタイマがテストｆａダツム夾行時間になると
、テストｆログツムＯ実行１４が行なわれる。前記テス
トｆロダツムの実行は一時停止していたところから再開
される。テストｆロダツムが再度実行されエラーが発生
すると、クストｆａダツムはエラー発生検出ステラ７”
１５に移行しエラー検出を行なう、エラー筒所が検出さ
れた場合には、エラー内容をメモリに格納するステラｆ
１６でエラー内容をロギングする。テスト！ロダツムで
は実行途中でデーＩが変化したので、エラーを発生した
として地理する。前記動作においてテート！・ダツムに
異常がなくても、エラーを検出をしない場合もあるが、
特別なレジスタたとえば入出力装置Ｏステータスレジス
タを除いてほとんどの場合はエラー検出する。しかしな
がら、テストｆａダツムにパダすなわち、！−グラムミ
ス等がある場合には、前記エラーを検出できないことが
ある。エラー発生検出が終了すると、次に書き込むため
の書き込み先アドレス並びにデータを準備するステ。
テラｆ９よりスタートし九処理は８ＶＰ ２により書込
み先アドレス並びにデータに対して準備ステ、７”ｌ
ＯＫて準備を行なう、この準備ステツブ１Ｇは、あらか
じめ行なわれるエラー発生の第１番目のアドレス、デー
タをそれぞれアドレスバス３、データバス４に出力する
準備を行なう、この準備ステラｆｌＧが完了すると、テ
ストｆａグラム実行ステ、ｆｌｌを遂行する。この動作
はスタート信号線ｓＫよりて行なわれる０次に、８ＶＰ
２のタイマによシ所定時間後にテストｆμグツムの一時
停止を行なう、前記テストｆａダラム夾行ステッ７”ｌ
ｌから前記一時停止ステプグ１２１での時間はａＶＰ
Ｚ内のタイ！によって設定される。テストグーダツムの
一時停止中に８ＶＰ ２によってデータの書き込みステ
ツブ１３を遂行する。前記書き込み動作ステツブ１３で
は８ＶＰ ２内において前記準備ステツブｌＯによりて
準備されたデータが同様に準備されたアドレスで指定さ
れた箇所に格納される。前記書込み動作が完了し、８Ｖ
’ＰＲ内のタイマがテストｆａダツム夾行時間になると
、テストｆログツムＯ実行１４が行なわれる。前記テス
トｆロダツムの実行は一時停止していたところから再開
される。テストｆロダツムが再度実行されエラーが発生
すると、クストｆａダツムはエラー発生検出ステラ７”
１５に移行しエラー検出を行なう、エラー筒所が検出さ
れた場合には、エラー内容をメモリに格納するステラｆ
１６でエラー内容をロギングする。テスト！ロダツムで
は実行途中でデーＩが変化したので、エラーを発生した
として地理する。前記動作においてテート！・ダツムに
異常がなくても、エラーを検出をしない場合もあるが、
特別なレジスタたとえば入出力装置Ｏステータスレジス
タを除いてほとんどの場合はエラー検出する。しかしな
がら、テストｆａダツムにパダすなわち、！−グラムミ
ス等がある場合には、前記エラーを検出できないことが
ある。エラー発生検出が終了すると、次に書き込むため
の書き込み先アドレス並びにデータを準備するステ。
グ１７に移行する。この準備が完了すると再度テストｆ
ログツムを実行させる。以下、順次前記動作を繰）返す
。
ログツムを実行させる。以下、順次前記動作を繰）返す
。
第３図は本発明にかかる検証装置のうち計算機１および
８Ｖ！’ ２ Ｏ具体的構成を示す図である。キーが−
ド１８０出力１９は制御回路２０の第１の入力２１に接
続されている。キー？−ド１８の所定のスタート今一を
押下すると制御回路２０のスタート出力２２が発生され
、この出力は中央処理装置ＣＰＵのスタート人力２３、
タイマ２４のスタート人力２５に入る。タイｆｆ２４の
スト、ｆ出力２６はＣＰＵのストップ入力２７に加えら
れる。ｔたこのストラグ出力２６と同極性のタイ！２４
のｒ−）オン出力２８はアンｒｒ−トム１．Ａ２のそれ
ぞれの第１０アンＰｒ−）２９．３０に接続される。デ
ータ発生＄３１０出力３２はアンドｒ−トム２の第２の
ｒ −ト３５に、アドレス発生部３３の出力３４は７７
１’？ −） Ａ １０１１１１ｔ２０１” −ト３・
にそれぞれ接続される。アン１’ｆｆ−）ムｌ。
８Ｖ！’ ２ Ｏ具体的構成を示す図である。キーが−
ド１８０出力１９は制御回路２０の第１の入力２１に接
続されている。キー？−ド１８の所定のスタート今一を
押下すると制御回路２０のスタート出力２２が発生され
、この出力は中央処理装置ＣＰＵのスタート人力２３、
タイマ２４のスタート人力２５に入る。タイｆｆ２４の
スト、ｆ出力２６はＣＰＵのストップ入力２７に加えら
れる。ｔたこのストラグ出力２６と同極性のタイ！２４
のｒ−）オン出力２８はアンｒｒ−トム１．Ａ２のそれ
ぞれの第１０アンＰｒ−）２９．３０に接続される。デ
ータ発生＄３１０出力３２はアンドｒ−トム２の第２の
ｒ −ト３５に、アドレス発生部３３の出力３４は７７
１’？ −） Ａ １０１１１１ｔ２０１” −ト３・
にそれぞれ接続される。アン１’ｆｆ−）ムｌ。
ム２の出力線ドライバ・レシーバ！７Ｏ人力３８゜３９
とレジスタ４００Å力４１．４ｍにそれぞれ加えられる
。ドライバ・レジ−４３７０／ｆス４３゜４４はそれぞ
れ計算機１のデータバス４、アドレスバス−３に接続さ
れる。ドライバ・レジ−ｄ３７の判別出力４６は判別回
路４５の判別入力４７に加えられ、判別回路４ＳＯ出カ
４８はデータ発生部３１の入力４９、アドレス発生部３
３０入力５０に接続される。アンＹ？”−）ム３．ム４
０＠ｌのグー）５１．５２にはエラー信号線８が接続さ
れる。レジスタ４０の出力ｓ３はアンドグートム４の第
２のゲート５４に加えられ、エフ−ステータス線７はア
ンＰＪ” −）ムＳｔＶ第２のｒ−）ｓ！！に接続され
る。アンドｒ−）ム３．ム４０出力５６ 、５７ｔｌ’
％す５８０人カ５９．６０に＊続される。メモリ５８の
出力・１拡出カ装置６またとえばグリンタ等の入力６３
に入ヤ、前記出方装置・２の出力完了出方端子６４は制
御回路２゜の第２０人力６５に加えられる。計算機ｌの
データバス４にはＣＰＵ 、しｙスタ６６、メモリ６７
、表示装置６８が接続され、アドレスバス３１にはＣＰ
Ｕ、 ｆ：ｚ−／６９ 、７０表示装置６８、メモリ６
７が接続される。また、エラー信号線８は、ｃｐｖのエ
ラー信勺入カフ１．オア？−）７２の出カフ２１が接続
される。処理装置７３九とえば入出力装置中補助記憶装
置ＯＡＶティチ、ツク回路７４．７！ｌがレゾスタフ６
の各ビットに接続される。レジスタ’１６の出カフ７は
工２−ステータス線７に接続される。レジスタ７６の各
ビット出方はオアｒ−）７２０各ｒ−）Ｋ加えられる。
とレジスタ４００Å力４１．４ｍにそれぞれ加えられる
。ドライバ・レジ−４３７０／ｆス４３゜４４はそれぞ
れ計算機１のデータバス４、アドレスバス−３に接続さ
れる。ドライバ・レジ−ｄ３７の判別出力４６は判別回
路４５の判別入力４７に加えられ、判別回路４ＳＯ出カ
４８はデータ発生部３１の入力４９、アドレス発生部３
３０入力５０に接続される。アンＹ？”−）ム３．ム４
０＠ｌのグー）５１．５２にはエラー信号線８が接続さ
れる。レジスタ４０の出力ｓ３はアンドグートム４の第
２のゲート５４に加えられ、エフ−ステータス線７はア
ンＰＪ” −）ムＳｔＶ第２のｒ−）ｓ！！に接続され
る。アンドｒ−）ム３．ム４０出力５６ 、５７ｔｌ’
％す５８０人カ５９．６０に＊続される。メモリ５８の
出力・１拡出カ装置６またとえばグリンタ等の入力６３
に入ヤ、前記出方装置・２の出力完了出方端子６４は制
御回路２゜の第２０人力６５に加えられる。計算機ｌの
データバス４にはＣＰＵ 、しｙスタ６６、メモリ６７
、表示装置６８が接続され、アドレスバス３１にはＣＰ
Ｕ、 ｆ：ｚ−／６９ 、７０表示装置６８、メモリ６
７が接続される。また、エラー信号線８は、ｃｐｖのエ
ラー信勺入カフ１．オア？−）７２の出カフ２１が接続
される。処理装置７３九とえば入出力装置中補助記憶装
置ＯＡＶティチ、ツク回路７４．７！ｌがレゾスタフ６
の各ビットに接続される。レジスタ’１６の出カフ７は
工２−ステータス線７に接続される。レジスタ７６の各
ビット出方はオアｒ−）７２０各ｒ−）Ｋ加えられる。
処理装置７３０処理部７８はレジスタ６６、Δリティテ
エッ／１ｌｊ１７４．７．５に接続される。
エッ／１ｌｊ１７４．７．５に接続される。
キーーー）’１ｇよりスタートメツセージが入ると、制
御回路２ｏによりてスタートと判断して、ＣＰＵをスタ
ートさせる。 ＣＰＵで鉱、メモリ６７に格納されてい
るテストｆログラムを実行する。また、前記制御回路２
０ｄタイ−ｖ２４にその計時をスタートさせる。タイマ
２４ではあらかじめ設定されている時間経過後に、 Ｃ
ＰＨに対してスト、ｆ信号を出力するとともに、アンド
グートム１゜ム２０ゲートをＯＮすなわち１１１にする
。前記ゲートがＯＮになると、アドレス発生部で社先ず
第１回目のアドレス値とデータ値をアン１ｉ’？”−）
ム１．ム２を介してドライｄ・レシーバ３７に出力し、
ドライバ・レター／４３フ紘パスツインに前記アドレス
値とデータ値を出力する。また、同時に前記値をレジス
タ４０に格納する。データがレジスタ４０に書き込すれ
ると、Δリティチ、ツタ回路７４．７！！ＦｉΔリティ
エツ−７２ダをレゾスタフ６に出力する。レゾスタフ６
では前記Δリティエツ−７ラグを格納し、オアｒ−）７
！に出力する。オアゲート７２では前記レゾスタフ６の
内容（ビット）が１つでもｌになると、出力Ｔ１！１に
エラー検出結果を出力する。出カフ！ｌａエツー信号線
８に接続されているので、ＣＰＵＫ前記エラー検出結果
を出力するとともに、アンドグートム３．ム４ｔオンす
る。アンドｒ−）ム３．ム４がオンになり九ことによシ
、レジスタ４０に格納されているレジスタ６６に書き込
んだデータ値並びにアドレス値とレゾスタフ６に格納さ
れている・臂すティエツー検出結果とがメモリ５８に格
納される。前記メモリの内容は出力装置に出力され、出
力が終了すると制御回路６ｓに次の検証を行なわせる信
号を出力する。
御回路２ｏによりてスタートと判断して、ＣＰＵをスタ
ートさせる。 ＣＰＵで鉱、メモリ６７に格納されてい
るテストｆログラムを実行する。また、前記制御回路２
０ｄタイ−ｖ２４にその計時をスタートさせる。タイマ
２４ではあらかじめ設定されている時間経過後に、 Ｃ
ＰＨに対してスト、ｆ信号を出力するとともに、アンド
グートム１゜ム２０ゲートをＯＮすなわち１１１にする
。前記ゲートがＯＮになると、アドレス発生部で社先ず
第１回目のアドレス値とデータ値をアン１ｉ’？”−）
ム１．ム２を介してドライｄ・レシーバ３７に出力し、
ドライバ・レター／４３フ紘パスツインに前記アドレス
値とデータ値を出力する。また、同時に前記値をレジス
タ４０に格納する。データがレジスタ４０に書き込すれ
ると、Δリティチ、ツタ回路７４．７！！ＦｉΔリティ
エツ−７２ダをレゾスタフ６に出力する。レゾスタフ６
では前記Δリティエツ−７ラグを格納し、オアｒ−）７
！に出力する。オアゲート７２では前記レゾスタフ６の
内容（ビット）が１つでもｌになると、出力Ｔ１！１に
エラー検出結果を出力する。出カフ！ｌａエツー信号線
８に接続されているので、ＣＰＵＫ前記エラー検出結果
を出力するとともに、アンドグートム３．ム４ｔオンす
る。アンドｒ−）ム３．ム４がオンになり九ことによシ
、レジスタ４０に格納されているレジスタ６６に書き込
んだデータ値並びにアドレス値とレゾスタフ６に格納さ
れている・臂すティエツー検出結果とがメモリ５８に格
納される。前記メモリの内容は出力装置に出力され、出
力が終了すると制御回路６ｓに次の検証を行なわせる信
号を出力する。
以上の動作は、データ発生部３１、アドレス発生部３３
にあらかじめ設定されているデータ量のすべてに対して
繰夛返される。
にあらかじめ設定されているデータ量のすべてに対して
繰夛返される。
以上説明したように、本発明によるテストグログツム自
動検証装置によれば、従来人手によって行なわれていた
テストｆａ−グラムの検証が自動的に行なわれるもので
あり検証時間を短縮できるだけでなく、人手によりて発
生する操作イスをなくすことができる。すなわち、計算
機ＩＣ）メ４１す６７のテストｆｃ１グクムが格納され
る以外′め゛領域に８ＶＰ ２ ｔ″用いてデータを書
き込み等価的にエラーを発生させることによってテスト
ｆａグラムがその等価的エラーを検出するか否かにより
テスト！ログラムを自動的に検証できる装置を提供でき
る。
動検証装置によれば、従来人手によって行なわれていた
テストｆａ−グラムの検証が自動的に行なわれるもので
あり検証時間を短縮できるだけでなく、人手によりて発
生する操作イスをなくすことができる。すなわち、計算
機ＩＣ）メ４１す６７のテストｆｃ１グクムが格納され
る以外′め゛領域に８ＶＰ ２ ｔ″用いてデータを書
き込み等価的にエラーを発生させることによってテスト
ｆａグラムがその等価的エラーを検出するか否かにより
テスト！ログラムを自動的に検証できる装置を提供でき
る。
上記の本発明の説明においては、すべてテスト！ロダラ
ムを用いて説明したが８ＶＰを用いた障害追跡手順にも
本発明を用いることが可能である。
ムを用いて説明したが８ＶＰを用いた障害追跡手順にも
本発明を用いることが可能である。
第１図は本発明の一実施例の概念図、第２図は本発明に
よる処理７０−を説明すゐ図、第３図は本発明の自動検
証装置Ｃ）ｆｌツタ図である・１−計算機、２−サービ
スｆａセッサ（ｔｍ）、２４・・・タイ！、３１−・・
データ発生部、３３−・アドレス発生部。
よる処理７０−を説明すゐ図、第３図は本発明の自動検
証装置Ｃ）ｆｌツタ図である・１−計算機、２−サービ
スｆａセッサ（ｔｍ）、２４・・・タイ！、３１−・・
データ発生部、３３−・アドレス発生部。
Claims (1)
- アドレスを発生するアドレス発生装置とデータを発生す
るデータ発生装置と一定時間；ンビ、−声を停止させる
タイ！とを含んでな１３、ｆａダッムが実行されている
コンビ、−タを前記タイマにようて一定時間停止させ、
前記停止している間に前記アドレス発生装置によって指
定され九人出力装置あるいはメ毫すの少くとも一方に前
記データ発生装置よ）発生したデータを書き込むことに
よりて等値的碌エラーを発生させ、一定時間後にコンビ
、−夕を再スタートさせて、ｆｇＩグッムによって前記
書込みＫよって発生させた勢領的なエラーを検出させ！
ロダラムが正常にエラー検出を行なりたか否かを検証す
る！ログツム自動検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102896A JPS584460A (ja) | 1981-06-30 | 1981-06-30 | プログラム自動検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102896A JPS584460A (ja) | 1981-06-30 | 1981-06-30 | プログラム自動検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS584460A true JPS584460A (ja) | 1983-01-11 |
Family
ID=14339617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102896A Pending JPS584460A (ja) | 1981-06-30 | 1981-06-30 | プログラム自動検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584460A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399841A (en) * | 1977-02-14 | 1978-08-31 | Hitachi Ltd | Information processor |
| JPS5580158A (en) * | 1978-12-12 | 1980-06-17 | Nippon Telegr & Teleph Corp <Ntt> | False fault generation control system |
| JPS5676855A (en) * | 1979-11-29 | 1981-06-24 | Hitachi Ltd | Pseudo fault generating system |
-
1981
- 1981-06-30 JP JP56102896A patent/JPS584460A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399841A (en) * | 1977-02-14 | 1978-08-31 | Hitachi Ltd | Information processor |
| JPS5580158A (en) * | 1978-12-12 | 1980-06-17 | Nippon Telegr & Teleph Corp <Ntt> | False fault generation control system |
| JPS5676855A (en) * | 1979-11-29 | 1981-06-24 | Hitachi Ltd | Pseudo fault generating system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04271445A (ja) | メモリ・テスト装置 | |
| JPH11111000A (ja) | 半導体メモリの故障自己診断装置 | |
| JP3986898B2 (ja) | メモリ擬似故障注入装置 | |
| JPS584460A (ja) | プログラム自動検証装置 | |
| JPS6227831A (ja) | 演算器チエツク回路 | |
| JPS59114648A (ja) | 診断装置 | |
| JPH1115661A (ja) | Ｃｐｕの自己診断方法 | |
| JP3036442B2 (ja) | メモリ監視方式 | |
| JPS6158051A (ja) | 擬似故障発生方式 | |
| JP2998282B2 (ja) | メモリ装置 | |
| JPH04257042A (ja) | メモリの診断方法 | |
| SU1072050A1 (ru) | Устройство дл контрол блоков обнаружени и коррекции ошибок,работающих с кодом Хэмминга | |
| JPH05158802A (ja) | メモリ回路制御方法およびメモリ制御回路 | |
| JPS60173647A (ja) | 情報処理装置のエラ−発生箇所検出方式 | |
| JPH02178862A (ja) | 情報処理装置 | |
| JPH0368035A (ja) | 情報処理装置 | |
| JPH04332996A (ja) | 障害処理システム | |
| JPS59121552A (ja) | 障害検出方式 | |
| JPS63136238A (ja) | マイクロプログラム制御装置 | |
| JPH10232267A (ja) | Ｌｓｉ試験装置 | |
| JPS63111547A (ja) | メモリ制御方式 | |
| JPH01197860A (ja) | メモリ故障検出回路 | |
| JPH0643221A (ja) | 半導体集積回路 | |
| JPH0315948A (ja) | アドレスバス試験方式 | |
| JPS623471A (ja) | 磁気デイスク制御装置 |