JPH0464155A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、メインメモリ等、ランダムアクセスが可能な
大容量のメモリ装置をもつコンピュータシステムに於い
て、上記メモリの初期化及びテストの高速化を実現した
メモ（）制御方式に関する。

（従来の技術） 従来、システムバスを介して、ＣＰＵ、メインメモリ、
診断プロセッサ等が接続されるシステムに於いては、メ
インメモリをシステム立ち上げ時に初期化する場合、Ｃ
ＰＵや診断プロセッサ等が、システムバスを介してゼロ
データをメインメモリへ順次書き込んで行く方式が採ら
れていた。

しかしながら、このような従来の方式に於いては、ＣＰ
Ｕや診断プロセッサの処理によるゼロデータの生成、及
びシステムバス経由によるメモリへのデータ転送等に多
くの所要時間を必要とし、更に、逐次、メモリをアクセ
スしてゆくため、メモリ容量が増加するに連れてメモリ
の初期化や診断にかかる時間が益々冗長してゆく。

従って、メインメモリの容量が数十メガバイトを超える
ようなシステムに於いては、メインメモリの初期化や診
断に要する時間が、システムの立ち上げ時間を決定する
大きな要因となり、メモリ容量の増加に伴ってシステム
の立ち上げ時間が益々遅くなるという問題があった。

（発明が解決しようとする課題） 上述したように、従来、メインメモリの容量か数十メガ
バイトを超えるようなシステムに於いては、メインメモ
リの初期化や診断の処理がシステム立ち上げ時間を決定
する要因となっており、メモリ容量が増加するとシステ
ムの立ち上げ時間が遅くなるという問題があった。

この発明は上記実情に鑑みなされたもので、大容量化さ
れたメインメモリの初期化及び診断処理をＣＰＵ側の処
理によらず高速に実行でき、これによりシステムの立ち
上げに要する時間を大幅に短縮できるメモリ制御方式を
提供することを目的とする。

即ち、本発明は、メモリの全領域を一定の大きさのブロ
ックに分け、そのブロックごとに、メモリの初期化及び
診断に専用のアドレスカウンタ、データカウンタ、比較
器等を持たせて、メモリ容量が増加しても、この基本ブ
ロックを初期化、診断する時間だけで、メモリの全領域
の初期化と診断が可能となるメモリ装置が実現できるメ
モリ制御方式を提供することを目的とする。

［発明の構成］ （課題を解決するための手段及び作用）本発明は、メモ
リを一定の大きさのブロックに分け、そのブロック内を
アクセスするためのアドレスカウンタと、メモリへ書き
込むためのデータを保持するデータカウンタと、データ
カウンタからの出力をインバートさせるインバータと、
メモリからの出力とデータカウンタからの出力を比較す
る比較器と、上記データカウンタ、インバータ、比較器
などを制御するための制御レジスタと、上記比較器でエ
ラーが検出されたとき、そのエラー発生時のアドレスな
どを格納するエラーレジスタと、エラーが発生したこと
をＣＰＵに通知する信号の出力手段等をメモリ側に設け
て、メモリの初期化、診断時に於けるＣＰＵ側でのデー
タ生成、読み出し、比較等の処理負荷を軽減し、メモリ
容量が増加しても、一定のブロックを初期化、診断する
時間だけで、メモリの全領域を初期化、診断できるメモ
リ装置を実現する。

し 上８ｄこような構成とすることにより、メモリ容量が増
大しても、わずかの領域を初期化、診断する時間だけで
、全領域を初期化、診断することができ、従って、メモ
リの全領域を厳重にチェックしてもシステムの立ち上げ
時間が増加することはなく、システムの立ち上げ処理を
高速に実行できる。

（実施例） 以下図面を参照して本発明の一実施例を説明する。

第１図は本発明を１メモリボ一ド全体に適用した場合の
一実施例を示すブロック図である。

第１図に於いて、■はＲＡＭであり、この容量が基本ブ
ロックの大きさとする。２はアドレスカウンタ（Ａ−Ｃ
ＴＲ）であり、ＲＡＭＩのアドレスを示す。３はデータ
カウンタ（Ｄ−ＣＴＲ）であり、ＲＡＭＩへの書き込み
及び比較のためのデータを順次生成する。４はデータカ
ウンタ３から出力されたデータをインバートしてＲＡＭ
Ｉに供給するインバータ（ＩＮＶ）である。５はデータ
カウンタ３．インバータ４．比較器６等の動作を制御す
る情報（制御データ）を貯える制御レジスタである。６
はＲＡＭＩの出力データ（読出データ）と、インバータ
４を経たデータカウンタ３の出力データとを比較し、一
致Ｉ−ないとき、エラー信号を発生する比較器（ＣＯＭ
Ｐ）である。７は比較器６からのエラー信号をセットす
るエラービットとアドレスカウンタ値を保存するアドレ
ス領域とをもつエラーレジスタ（ＥＲＲＯＲ−ＲＥＧ　
）である。

８はＣＰＵと各メモリボード内の上記各レジスタとの間
のデータ転送に使用されるデータバスである。９は各メ
モリボードでエラーが発生したとき、その旨（エラー発
生）をＣＰＵに通知するエラー信号である。ＣＰＵはこ
のエラー信号９を受は付けると現在実行中の処理を直ち
に停止しエラーの処理に移る。

第２図は上記制御レジスタ５の各ビットとその意味を説
明するための図である。

第２図に於いて、５１はデータカウンタ３の動作を制御
するデータカウンタ制御ビット（ＣＢＩ）であり、ここ
では“０”のときデータカウンタ３のカウント動作を停
止し、“１°のときデータカウンタ３のカウント動作（
＋１）を実行する。５２はインバータ４の動作を制御す
るインバータ制御ビット（ＣＢ２）であり、ここでは“
０”のときデータカウンタ３より出力されるデータをそ
のままスルー（通過）させ（データは変化せず）、“１
”のときインバート（反転）する。５３は比較器６の動
作を制御する比較器制御ビット（ＣＢＳ）であり、ここ
では“０”のとき、比較器６の比較動作を禁止し、“１
”のとき比較器６を動作イネーブルにする。

第３図は本発明の一実施例によるメモリクリア及びテス
ト処理を示すフローチャートである。

第３図に於いて、Ｓｌはデータカウンタ３を初期化する
ステップであり、メモリの初期化やテストを行なうだめ
の初期データをＣＰＵからデータカウンタ３へ書き込む
。Ｂ２はメモリテストの制御データをセットするステッ
プであり、ＣＰＵから制御レジスタ５に、データカウン
タ３．インバータ４．比較器６等を制御するためのデー
タを書き込む。Ｂ３はテストコマンドをメモリに送出す
るステップであり、メモリは受は取ったコマンドと、制
御レジスタ５にセットされた内容に応じて、データの書
き込み、読み出し、比較等を行なう。

Ｂ５はテストのリピートカウントをチェックするステッ
プであり、ＣＰＵ側では、あらかしめ設定された回数分
メモリテストを実施したか否かをチェックし、メモリ側
ではアドレスカウンタ２．データカウンタ３等を更新す
る。Ｂ６は処理を終了するか否かを判定するステップで
あり、診断終了まで上記ステップをループさせ、同時に
アドレスカウンタ２を初期化する。Ｓ７は各メモリボー
ドのエラーレジスタ７の内容を読み込むステップであり
、ＣＰＵが各メモリボードで発生したエラーの詳細情報
を取り込む。Ｂ８はエラー表示をするステップであり、
上記ステップＳ７で取り出されたエラー情報をＣＰＵが
処理して、オペレータに認識できる形で表示する。

ここで上記第１図乃至第３図を参照して本発明の一実施
例に於ける動作を説明する。ここでは、第１図のような
構造を持つメモリボードが２枚ある場合を例に説明する
。従来、このような２枚のメモリボードに於いて、１枚
目のボードと２枚目のボードのの関係がシリアルである
と、１枚目のボードのメモリをクリア又はチェックした
後、２枚目のボードのメモリをクリア又はチェックしな
ければならなかった。

本発明によるメモリボードを使用した場合は、以下のよ
うに処理される。

１、メモリクリア処理 ａ）、ＣＰＵからメモリ初期化データ（ここでは“０”
とする）をデータバス８を介し各メモリボードのデータ
カウンタ３へ書き込む（第３図ステップＢ２）。

ｂ）、ＣＰＵからメモリクリア制御データをデータバス
８を介し各メモリボードの制御レジスタ５へ書き込む（
第３図ステップＳ２）。このとき、制御レジスタ５の各
ビットは第２図に示されるような意味を持つため、メモ
リクリアの際は各ビットに“Ｏ″がセットされる。即ち
、制御レジスタ５のデータカウンタ制御ビット（ＣＢＩ
）５１．インバータ制御ビット（ＣＢ２）５２．比較器
制御ビット（ＣＢ３）５３にそれぞれ動作を無効化する
“０”がセットされる。

ｃ）、ＣＰＵからテストライトコマンドが各メモリボー
ドに送出される。各メモリボードはこのコマンドに従い
、アドレスカウンタ２の示すアドレスにデータカウンタ
３からの出力“０”を書き込む。そして、書き込み動作
が正常に終了するとアドレスカウンタ２はカウントアツ
プされる（第３図ステップＳ３）。

ｄ）、１ボ一ド分のメモリをクリアしたか否かをチェッ
クして、未完了のときは、ステップＳ３に戻り上記書き
込み処理を繰り返す。１ボ一ド分のメモリのクリアが終
了すると、同時に２枚目以降のメモリクリアも終了して
いることになる。これにより、増設メモリが何枚あって
もクリア時間を増やさないで全メモリをクリア処理する
ことが可能となる（第３図ステップＳ４．Ｓ５）。

■、メモリテスト処理 ａ）、ＣＰＵから初期データをデータバス８を介し各メ
モリボードのデータカウンタ３へ書き込む（第３図ステ
ップＳｌ）。

ｂ）、ＣＰＵから制御データとして「４」（“１００”
）をデータバス８を介し各メモリボードの制御レジスタ
５へ書き込む（第３図ステップＳ２）。これにより、制
御レジスタ５のデータカウンタ制御ビット（ＣＢＩ）５
１のみに“１＃がセットされて、次のテストライトコマ
ンドでデータカウンタ３がカウント動作し、データカウ
ンタ３の値か更新（＋１）されることになる。

ｃ）、ＣＰＵはメモリにテストライトコマンドを送出す
る（第３図ステップＳ３）。各メモリは、このコマンド
を受は付けると、データカウンタ３からデータを読み出
し、アドレスカウンタ２の示すアドレスへそのデータを
書き込む。正常に書き込みが終了すると、データカウン
タ３とアドレスカウンタ２はこのステップでカウントア
ツプされる。

ｄ）、１ボ一ド分のメモリライトが完了したか否かをチ
ェックしく第３図のステップＳ５）、完了するまで第３
図ステップ８３〜Ｓ５の処理を繰り返す。

ｅ）、１ボ一ド分のメモリライトが完了すると、次に、
データの読み出し、及び比較があることを認識して、ア
ドレスカウンタ２を初期化しく第３図ステップＳ６）、
第３図ステップＳｌの処理へ戻る。

ｆ）、上記ａ）の処理でセットしたデータと同じ値の初
期データを、各メモリのデータカウンタ３ヘセツトする
。

ｇ）、各メモリの制御レジスタ５へ制御データとして［
５Ｊ　（“１０１″）をセットする（第３図ステップＳ
２）。これにより、制御レジスタ５のデータカウンタ制
御ビット（ＣＢＩ）５１、及び比較器制御ビット（ＣＢ
３）５３にそれぞれ動作を有効化する“１”がセットさ
れて、データカウンタ３と比較器６か共に動作イネーブ
ルとなり、データカウンタ３のカウントアツプ動作と比
較器６のデータ比較動作が行なわれることになる。

ｈ）、ＣＰＵは各メモリに対してテストリードコマンド
を送出する（第３図ステップＳ３）。各メモリはこのコ
マンドを受は付けると、アドレスカウンタ２の示すアド
レスからデータを読み出し、同時にデータカウンタ３の
データを読み出して、比較器６に入力する。比較器６は
入力された一対のデータの比較を行なう。

この際、比較器６でコンベアエラーが検出されないとき
は、アドレスカウンタ２とデータカウンタ３のカウント
アツプを行なう。又、エラーが検出されたときは、アド
レスカウンタ２とデータカウンタ３のカウントアツプを
停止し、エラーレジスタ７にエラーアドレスとエラー情
報を書き込み、ＣＰＵにエラー発生の通知を行なう。

ｉ）６エラーがなければ、メモリボード１枚分のデータ
比較が終了するまで、第３図ステップ８３〜Ｓ５の処理
を繰り返す。

ｊ）、メモリボード１枚分のデータ比較が終了すると、
アドレスカウンタ２を初期化して、第３図ステップＳ１
の処理へ戻る（第３図のステップＳ６）。

今度は、制御レジスタ５に制御データとして「６」　（
“１１０”）を書き込み、制御レジスタ５のデータカウ
ンタ制御ビット（ＣＢＩ）５１、及びインバータ制御ビ
ット（ＣＢ２）５２にそれぞれ動作を有効化する“１”
をセットして、上記ａ）〜ｅ）の書き込み処理を行なう
。

次に、制御レジスタ５に制御データとして「７」（“１
１１”）を書き込み、制御レジスタ５のデータカウンタ
制御ビット（ＣＢＩ）５１．インバータ制御ビット（Ｃ
Ｂ２　）　５２．比較器制御ビット（ＣＢ３）５３にそ
れぞれ動作を有効化する“１″をセットして、上記ｆ）
〜ｉ）のデータ比較処理を行なう。これにより、インバ
ータ４か動作して、上記ａ）からｉ）までの操作で使用
したデータのインバートパターンですべてのメモリ領域
がテストされることになる。

又、上記ｈ）の処理で、メモリか比較エラーを検出した
とき（第３図ステップＳ４）、ＣＰＵは順次各メモリボ
ードのエラーレジスタを読み出しく第３図ステップＳ７
）、エラーレジスタ７内にエラー情報があったとき、メ
モリ異常と判断して、その状態を表示する（第３図ステ
ップＳｉｌり。

このようにして、増設メモリボードが何枚あっても、１
枚分のメモリをアクセスする時間で、全領域のクリア及
びテスト処理が可能となる。

ここでは、本発明のクリア及びテスト処理を実現するハ
ードウェア機能をボード単位にもつ場合を例に動作を説
明してきたが、第４図のように、１メモリボードをいく
つかの同じ大きさ（メモリ容量）のブロックに分け、各
ブロックごとに、前記のハードウェアを付加することに
より、ボード単位ではなく、ブロック単位でのメモリク
リア及びテスト処理が可能となり、メモリクリア及びテ
スト処理がより高速化される。

［発明の効果］ 以上詳記したように本発明のメモリ制御方式によれば、
所定のメモリ単位をもって、アクセスすべきメモリのア
ドレスを保持するアドレスカウンタと、メモリアクセス
時に使用するデータを保持するデータカウンタと、この
データカウンタの出力データを反転するインバータと、
上記メモリより読出されたデータと上記インバータを経
たデータカウンタの出力データとを比較する比較器と、
上記データカウンタ、インバータ、及び比較器をそれぞ
れ独立して動作制御させる制御手段と、上記データカウ
ンタ及び制御レジスタにデータを書き込む手段と、上記
制御レジスタの値に応じて上記データカウンタの内容を
上記メモリに書き込む手段と、上記比較器の比較結果か
らエラーを判別したとき、エラー情報を保存し、エラー
発生を外部に通知する手段とを備えて、メモリへの書き
込みデータをメモリ自身で発生させ、かつ読み出し時の
チェックをメモリ側で行なう構成としたことにより、メ
モリクリア及びテスト処理にがかるＣＰＵの負荷を軽減
させ、かつ、メモリ容量がどのように変化しても、定め
られた基本ブロックをテスト、クリアする時間でメモリ
の全領域をクリア、テストできる。これにより、メモリ
容量が増大しても、わずかの領域を初期化、診断する時
間だけで、全領域を初期化、診断することができ、シス
テムの立ち上げ処理を高速に実行できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例に於ける制御レジスタの構成を示す図、第３
図は上記実施例の処理フローを示すフローチャート、第
４図は本発明の適用例を示すブロック図である。 １・・・ＲＡＭ、２・・・アドレスカウンタ（Ａ−ＣＴ
Ｒ）　、３・・・データカウンタ（Ｄ−ＣＴＲ）、４・
・・インバータ（ＩＮＶ）、５・・・制御レジスタ（Ｅ
ＲＲＯＲ−ＲＥＧ　）　、６・・・比較器（ＣＯＭＰ）
　、７・・・エラーデータ、８・・・データバス、９・
・・エラー信号、５１・・・データカウンタ制御ビット
（ＣＢＩ）、５２・・・インバータ制御ビット（ＣＢ２
）、５３・・・比較器制御ビット　（ＣＢＳ）。 出願人代理人　弁理士　鈴江武彦

Claims (1)

【特許請求の範囲】
1. ランダムアクセス可能なメモリ装置に於いて、所定記憶
   容量のメモリを単位に、アドレスカウンタと、データカ
   ウンタと、このデータカウンタの出力データを反転する
   インバータと、上記メモリより読出されたデータと上記
   データカウンタの出力データとを比較する比較器と、上
   記データカウンタ、インバータ、及び比較器をそれぞれ
   独立して動作制御させる制御手段と、上記データカウン
   タ及び制御レジスタにデータを書き込む手段と、上記制
   御レジスタの値に応じて上記データカウンタの内容を上
   記メモリに書き込む手段と、上記比較器の比較結果から
   エラーの発生を判別し、エラーの発生を外部に通知する
   手段とを備えて、メモリへの書き込みデータをメモリ内
   で発生させ、かつ読み出し時のチェックをメモリ内で行
   なうことを特徴としたメモリ制御方式。