JPH0487362A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体集積回路装置に関し、特に、マルチチ
ップ集積回路装置に関する。

［従来の技術］ 半導体集積回路装置は、１チツプの半導体基板上にトラ
ンジスタやコンデンサ等の回路素子を搭載したモノリシ
ック集積回路装置と、厚膜技術や薄膜技術等を用いて配
線を形成したセラミック基板などの上に複数個の半導体
集積回路チップを搭載したマルチチップ集積回路装置と
に分類される場合がある。

近年、半導体集積回路装置全般の動作の高速化への要求
は益々強くなりつつある。このような要求に伴い、マル
チチップ集積回路装置は、これを構成する各チップ内部
の回路の動作速度およびチップ間の信号伝達速度の両面
から改良されてきた。

各チップの内部回路の動作速度は、内部回路を微細化す
ることにより、向上されつつある。内部回路を微細化す
ると、内部回路を構成する配線層や回路素子の容量が小
さくなるため、配線層や回路素子の動作速度が早くなる
。したがって、内部回路の動作周波数が向上される。一
方、チップ間の信号伝達速度を向上するために、チップ
の出力段にはＢ　ｉ　ＣＭＯ３（ｂ　ｉ　ｐ　ｏ　１　
ａ　ｒ−ＣＭＯ３）やＥＣＬ　（ｅｍｉｔｔｅｒ　　ｃ
ｏｕｐｌｅｄ　　１ｏｇｉｃ）等の高速化回路が用いら
れる。

第３図は、従来のマルチチップ集積回路装置の構成を示
す概略ブロック図である。第３図を参照して、マルチチ
ップ集積回路装置１００は、複数のチップ、すなわち、
少なくとも２つのモノリシック集積回路装置１および２
を含む。チップ１の内部回路１０およびチップ２の内部
回路２０は、ともに外部クロック信号線３を介して外部
より与えられる所定の周波数のクロック信号に従って動
作する。

チップ１の内部回路１０の出力信号ＳＬ、　　Ｓ２゜・
・・、Ｓｎはそれぞれ、チップ１のＩ１０ボートを構成
する出力端子０ＵＴＩ、０ＵＴ２．・・・、　　０ＵＴ
ｎに導出される。出力端子０ＵＴ１．０ＵＴ２゜・・・
、０ＵＴｎに導出された信号ＳＬ、　　Ｓ２．・・・Ｓ
ｎはそれぞれ、１本の信号線４−１．４−２゜・・・　
４−ｎを介してチップ２のＩ１０ボートを構成する入力
端子ＩＮＩ、ＩＮ２・・・、ＩＮｎに伝達される。入力
端子ＩＮＩ、ＩＮ２．・・・、ＩＮｎにそれぞれ与えら
れた信号Ｓｌ、　　Ｓ２．・・・、Ｓｎはチップ２の内
部回路２０によって処理される。チップ１の内部回路１
０のうち出力端子０ＵＴ１〜○ＵＴｎに直接信号を与え
る出力部（図示せず）が前述のＢｉＣＭＯ３，ＥＣＬ等
の高速化回路によって構成される。

［発明が解決しようとする課題］ 上記のように、マルチチップ集積回路装置の動作周波数
を向上させるために、マルチチップ集積回路装置を構成
する各チップの内部回路の微細化および、チップの出力
段への高速化回路の適用という方法が従来より用いられ
てきた。

各チップの内部回路を微細化することにより、各チップ
内部の動作周波数は他のチップの容量等にかかわらず向
上され得る。しかし、チップ間の信号伝達速度は、チッ
プ間の通信経路を構成する回路の駆動能力とこの通信経
路を介して信号を受信するチップの容量とのバランスに
も影響される。

すなわち、信号を受信するチップの容量が前記通信経路
を構成する回路の駆動能力に対して大きすぎると、信号
を受信するチップの入力端子と信号を出力するチップの
出力端子とを接続する信号線の電位が、信号を出力する
チップの出力端の電位の変化に応答して変化しにくくな
る。このため、前記信号線を介して転送すべき信号の周
波数範囲は、前記バランスに依存した上限を有する。つ
まり、転送すべき信号の周波数が、前記信号線の電位が
転送すべき信号の電位変化に十分に追従した変化を示す
範囲を超えると、転送すべき信号は所定のチップに正確
に転送されなくなる。このため、チップ間の信号線を介
して転送できる信号の周波数（以下、これを信号線の動
作周波数と呼ぶ）の向上には限界がある。チップ間の信
号伝達速度はこのようなチップ間の信号線の動作周波数
の上限が高いほど速い。したがって、近年のモノリシッ
ク集積回路装置の大容量化に伴い、マルチチップ集積回
路装置におけるチップ間の信号伝達速度を向上させるこ
とは各チップ内部の動作速度を向上させることよりも困
難である。

従来のマルチチップ集積回路装置においてチップ間の信
号伝達速度を向上するには、チップ間の信号伝達経路を
構成するＢｉＣＭＯ３やＥＣＬ等の回路に用いるトラン
ジスタのサイズを大きくすればよい。これらのトランジ
スタのサイズを大きくすると、チップの出力段の回路部
の駆動能力が大きくなる。この結果、チップ間の信号線
の電位が、チップの出力電位に追従して変化しやすくな
る。これによって、チップ間の信号線の動作周波数を上
げることができるので、チップ間の信号伝達速度が向上
される。しかし、これらのトランジスタのサイズを大き
くすると、通信経路を構成する回路に流れる電流が大き
くなる。このため、マルチチップ集積回路装置の消費電
力が大きくなるという問題が生じる。また、これらのト
ランジスタのサイズを無限に大きくすることはできない
ため、チップ間の信号伝達速度を大幅に向上するには自
ずと限界があった。このため、各チップの内部回路の微
細化によって各チップ内部の動作速度が飛躍的に向上さ
れても、チップ間の信号伝達速度があまり向上されず、
結果的に、チップ内部の動作速度とチップ間の信号伝達
速度との間にギャップが生じる。したがって、各チップ
内部の動作速度が速く、各チップの出力端に出力される
べき信号が速く現われても、チップ間の信号伝達速度が
遅いため、各チップの出力端に現われた信号が他の所定
のチップに即座に伝達されない。したがって、マルチチ
ップ集積回路装置全体の動作速度はこれを構成するチッ
プ間の信号伝達速度によって制限をうけるので、従来の
マルチチップ集積回路装置の動作速度（動作周波数）を
より一層向上させることは困難であった。　それゆえに
本発明の目的は、上記のような問題点を解決し、各チッ
プ内部の動作速度とチップ間の信号伝達速度とのギャッ
プによって装置全体としての動作速度の向上が阻害され
ることのない半導体集積回路装置を提供することである
。

［課題を解決するための手段］ 上記のような目的を達成するために本発明に係る半導体
集積回路装置は、少なくとも第１および第２のモノリシ
ック集積回路装置と、第１のモノリシック集積回路装置
と第２のモノリシック集積回路装置との間に、第１のモ
ノリシック集積回路装置内において発生された１つの信
号を第２のモノリシック集積回路装置に伝送するために
設置ノられる複数の信号線とを備える。第１のモノリシ
ック半導体集積回路装置は、第２のモノリシック集積回
路装置に与えるべき少なくとも１つの信号を出力する内
部回路と、この１つの信号を前記複数の信号線と同じ複
数個に時分割して前記複数の信号線に与える時分割手段
とを有する。

［作用コ 本発明に係る半導体集積回路装置は上記のように構成さ
れるため、第１のモノリシック集積回路装置の内部回路
から出力された１つの信号は、第１のモノリシック集積
回路装置と第２のモノリシック集積回路装置との間に設
けられる複数の信号線に、時分割して与えられる。この
ため、前記複数の信号線の各々は、第１のモノリシック
集積回路装置の内部回路によって、第１のモノリシック
集積回路装置の内部動作周波数に対応する周期よりも長
い周期で駆動される。つまり、第１のモノリシック集積
回路装置と第２のモノリシック集積回路装置との間の信
号の授受のために設けられる複数の信号線の各々の動作
周波数が、第１のモノリシック集積回路装置の内部動作
周波数より低くなる。

［実施例コ 第１図は、本発明の一実施例のマルチチップ集積回路装
置の構成を示す概略ブロック図である。

第１図を参照して、このマルチチップ集積回路装置１０
０は、半導体集積回路チップ１および２を含む。チップ
１の内部回路１０およびチップ２の内部回路２０は、信
号線３に外部から与えられる、所定の周波数ｘＭＨ２を
有するクロック信号に従って動作する。本実施例におい
ては、チップ１からチップ２に信号が伝達されるものと
する。

チップ１は、内部回路１０に加えて内部回路１０の出力
信号ＳｌおよびＳ２をそれぞれ４本の信号線に分配して
出力するためのデマルチプレクサ５１および５２を含む
。

デマルチプレクサ５１は、内部回路１０の出力信号Ｓ１
を信号線３を介して与えられる外部クロック信号に同期
してサンプリングし、サンプリングした信号電圧をチッ
プ１のＩ１０ボートを構成するａカ端子０ＵＴ１ａ、０
ＵＴ１ｂ、０ＵＴＩＣ２および０ＵＴ１ｄに時間順次に
与える。同様に、デマルチプレクサ５２は、内部回路１
０の出力信号Ｓ２を前記外部クロック信号に同期してサ
ンプリングし、サンプリングした信号電圧をチップ１の
Ｉ１０ポートを構成する出力端子０ＵＴ２ａ、０ＵＴ２
ｂ、０ＵＴ２ｃ、および０ＵＴ２ｄに時間順次に与える
。

出力端子０ＵＴ１ａ、０ＵＴ１ｂ、０ＵＴ１ｃ。

および０ＵＴ１ｄにそれぞれ導出された信号電圧はそれ
ぞれ互いに異なる信号線４１ａ、４１ｂ。

４１ｃ、および４１ｄを介してチップ２に与えられる。

すなわち、信号線４１ａ〜４１ｄはチップ２のＩ１０ボ
ートを構成する入力端子Ｉ　Ｎ　１　ａ　５ＩＮ１ｂ、
ｌＮ１ｃ、　およびｌＮ１ｄに接続される。

同様に、チップ１の出力端子０ＵＴ２ａ、０ＵＴ２ｂ、
０ＵＴ２ｃ、および０ＵＴ２ｄに導出された信号電圧は
それぞれ互いに異なる信号線４２ａ、４２ｂ、４２ｃ、
および４２ｄを介してチップ２に与えられる。すなわち
、信号線４２ａ、４２ｂ、４２ｃ、および４２ｄはそれ
ぞれチップ２のＩ１０ボートを構成する入力端子ｌＮ２
ａ、ｌＮ２ｂ、ｌＮ２ｃ、ｌＮ２ｄに接続される。

チップ２は、内部回路２０に加えて、入力端子ｌＮ１ａ
〜ｌＮ１ｄに与えられる信号を多重化するためのマルチ
プレクサ６１と、入力端子ｌＮ２ａ　−Ｉ　Ｎ　２　ｄ
に与えられる信号を多重化するためのマルチプレクサ６
２とを含む。

マルチプレクサ６１は、入力端子ＩＮＩ　ａ〜■Ｎｌｄ
に与えられる信号を前記外部クロック信号に同期して時
間順次に取込み出力する。同様に、マルチプレクサ６２
は、入力端子ｌＮ２ａ〜ｌＮ２ｄに与えられる信号を前
記外部クロック信号に同期して時間順次に取込み出力す
る。

次に、このマルチチップ集積回路装置１００におけるチ
ップ１および２間の信号の授受の様子を第２図を参照し
ながら具体的に説明する。第２図は、デマルチプレクサ
５１および５２ならびにマルチプレクサ６１および６２
の動作を示すタイミングチャート図である。

第１図においてチップ１の内部回路１０が第２図（ａ）
に示されるような外部クロック信号に従って動作し、第
２図（ｂ）に示されるような波形の信号を出力信号Ｓ１
として出力する場合を想定する。この場合、チップ１に
おいてデマルチプレクサ５１はたとえば、出力信号ＳＬ
（第２図（ｂ））を外部クロック信号（第２図（ａ））
の立下がりに同期してサンプリングする。さらに、デマ
ルチプレクサ５１は、サンプリングした信号電圧を出力
端子ＯＵＴ　１　ａ−ＯＵＴ　１　ｄに０ＵＴ１ａ→０
ＵＴ１ｂ→○ＵＴ１ｃ　→０ＵＴ１ｄの順に与える。つ
まり、第２図において外部クロック信号のある立上り時
刻ｔ１においてサンプリングされた信号電圧は出力端子
○ＵＴ１ａに与えられ、外部クロック信号の次の立下が
り時刻ｔ２においてサンプリングされた信号電圧は出力
端子ＯＵＴ　１　ｂに与えられ、外部クロック信号のさ
らに次の立下がり時刻ｔ３においてサンプリングされた
信号電圧は、出力端子○ＵＴ１ｃに与えられ、外部クロ
ック信号のさらに次の立下がり時刻ｔ４においてサンプ
リングされた信号電圧は出力端子０ＵＴＩｄに与えられ
る。そして、外部クロック信号のさらに次の立下がり時
刻ｔ５においてす゛ンプリングされた信号電圧は再び出
力端子０ＵＴ１ａに与えられる。

したがって、信号線４１ａに現われる信号ｌ０１ａ電圧
は、第２図（Ｃ）に示されるように、時刻ｔ１から、時
刻ｔ１における信号Ｓ１の電圧レベル“Ｈ”に応答して
上昇し始める。同様に、信号線４１ｂに現われる信号ｌ
０１ｂ電圧は、第２図（ｄ）に示されるように、時刻ｔ
２から、時刻ｔ２における信号Ｓ１の電圧レベル“Ｌ”
に応答して立下がり始める。同様に、信号線４１ｃに現
われる信号ｌ０１ｃ電圧は、第２図（ｅ）に示されるよ
うに、時刻ｔ３から時刻ｔ３における信号Ｓ１の電圧レ
ベル“Ｌ”に応答して立下がり始める。同様に、信号線
４１ｄに現われる信号１０１ｄ電圧は、第２図（ｆ）に
示されるように、時刻ｔ４から、時刻ｔ４における信号
Ｓ１の電圧レベル“Ｈ′に応答して上昇し始める。

デマルチプレクサ５１は内部回路１０の出力信号Ｓ１に
対して前述したようなサンプリング動作を繰返し行なう
。したがって、信号１０１ａの電圧は、サンプリングさ
れた信号電圧が出力端子０ＵＴ１ａに次に与えられる時
刻ｔ５までは上昇し続け、時刻ｔ５から時刻ｔ５におけ
る信号Ｓ１の電圧レベル“Ｌ”に応答して下降し始める
。同様に、信号ｌ０１ｂの電圧は、サンプリングされた
信号電圧が次に出力端子０ＵＴ１ｂに与えられる時刻ｔ
６まで下降し続け、時刻ｔ６から時刻ｔ６における信号
Ｓ１の電圧レベル″Ｈ”に応答して上昇し始める。同様
に、信号ｌ０１ｃ電圧は、すンプリングされた信号電圧
が次に出力端子０ＵＴＩＣに与えられる時刻ｔ７まで下
降し続け、時刻ｔ７から時刻ｔ７における信号Ｓ１の電
圧レベル“Ｈ”に応答して上昇し始める。同様に、信号
ｌ０１ｄの電圧は、サンプリングされた信号電圧が次に
出力端子０ＵＴ１ｄに与えられる時刻ｔ８における信号
Ｓ１の電圧レベルが“Ｈ”であるので、時刻ｔ８以後も
“Ｈ“レベルを示す。

このように、出力端子ＯＵＴ　１　ａ　〜ＯＵＴ　１　
ｄには、内部回路１０の出力信号Ｓ１を外部クロック信
号に同期してサンプリングして得られた信号電圧が時分
割に与えられる。このため、信号線４１８〜４１ｄは各
々、外部クロック信号の１周期（１０−６／ｘ　　ｓ　
ｅ　ｃ）の４倍（４Ｘ１０−６／ｘｓ　ｅ　ｃ）の周期
で内部回路１０のによって駆動される。つまり、信号線
４１ａ〜４１ｄの各動作周波数は外部クロック信号の周
波数、すなわち、内部回路１０の動作周波数Ｘ　Ｍ　Ｈ
Ｚの４分の１となる。

信号線４１ａ〜４１ｄにそれぞれ現われる信号Ｉ　Ｏ１
ａ　−Ｉ　Ｏ１ｄはチップ２において入力端子Ｉ　Ｎ　
１　ａ−Ｉ　Ｎ　１　ｄに与えられる。マルチプレクサ
６１は、たとえば、外部クロック信号の立下がり時刻ｔ
４から外部クロック信号の次の立下がり時刻ｔ５まで、
入力端子ｌＮ１ａに与えられる信号Ｉ○１ａを取込み、
時刻ｔ５から外部クロック信号のさらに次の立下がり時
刻ｔ６においては入力端子ｌＮ１ｂに与えられる信号Ｉ
○１ｂを取込み、時刻ｔ６から外部クロック信号のさら
に次の立下がり時刻ｔ７までの期間には入力端子ｌＮＩ
Ｃに与えられる信号１０１ｃを取込み、時刻ｔ７から外
部クロック信号のさらに次の立下がり時刻ｔ８までの期
間には入力端子ｌＮ１ｄに与えられる信号ｌ０１ｄを取
込む。以後、マルチプレクサ６１はこのような入力端子
Ｉ　Ｎ　１　ａ　−Ｉ　Ｎ　１　ｄからの信号取込みを
繰返す。そして、マルチプレクサ６１は取込んだ信号Ｉ
　Ｏ１ａ　−Ｉ　Ｏ１ｄを取込んだ順につなぎ合せて（
多重化）、内部回路２０に出力する。

したがって、マルチプレクサ６１の出力信号Ｓ１′は、
第２図（ｇ）に示されるように、チップ１の内部回路１
０の８力信号Ｓ１の波形（第２図（ｂ））を、外部クロ
ック信号の２周期分の時間期間遅れて再現する。つまり
、チップ１の内部回路１０の出力信号Ｓ１はチップ２へ
の伝送に際して一旦４つの低周波信号ＩＯ１〜ＩＯ４に
分割された後、受信側のチップ２においてもとの波形を
有する１つの信号Ｓｌ’　に復元される。ただし、マル
チプレクサ６１が入力端子ｌＮ１ａ〜ＩＮＩｄから信号
を取込むタイミングは、信号線４１ａ〜４１ｄの電圧が
それぞれ、チップ１の内部回路１０から出力端子０ＵＴ
１　ａ　〜０ＵＴＩ　ｄに与えられる電圧の論理レベル
に対応するレベルまで十分に変化するのに要する時間、
すなわち、信号線４１ａ〜４１ｄによる信号遅延時間に
基づいて決定されねばならない。

チップ２の内部回路２０は、マルチプレクサ６１から与
えられる信号３１’を、チップ１の内部回路１０の出力
信号Ｓ１として受けて処理する。

デマルチプレクサ５２およびマルチプレクサ６２はそれ
ぞれ、前述のデマルチプレクサ５１およびマルチプレク
サ６１と同様の動作を行なう。すなわち、デマルチプレ
クサ５２は、内部回路１０のもう１つの出力信号Ｓ２を
外部クロック信号に同期してサンプリングし、サンプリ
ングして得られた信号電圧を４つの出力端子０ＵＴ２ａ
−ＯＵＴ２ｄに順次的に与える。これによって、前記出
力信号Ｓ２が４つの互いに異なる信号線４２ａ４２ｂ、
４２ｃ、および４２ｄに分割されて与えられる。この結
果、信号線４２ａ〜４２ｄの各動作周波数がチップ１の
内部回路１０およびチップ２の内部回路２０の動作周波
数ｘ　Ｍ　Ｎ２の４分の１となる。一方、マルチプレク
サ６２は、チップ２の入力端子ｌＮ２ａ、ｌＮ２ｂ、ｌ
Ｎ２ｃ、およびｌＮ２ｄに現われる信号を外部クロック
信号に同期して取込みつなぎ合わせる。これによって、
信号線４２ａ、４２ｂ、４２ｃ、および４２ｄにそれぞ
れ現われる信号ｒ０２ａ、ｌ０２ｂ、　　１０２ｃ、お
よび１０２ｄが多重化されて元の信号Ｓ２が復元される
。復元された信号Ｓ２’　は、チップ２の内部回路２０
において処理される。

デマルチプレクサ５１および５２ならびにマルチプレク
サ６１および６２の内部構成は図示されないが、デマル
チプレクサ５１および５２にはそれぞれ従来より知られ
ている、高次群ディジタル信号を複数の低次群信号に分
離する機能を有する一般的な同期マルチプレクサが用い
られればよい。

また、マルチプレクサ６１および６２には従来より知ら
れている、複数の低次群信号を高次群ディジタル信号に
多重化する機能を有する一般的な同期マルチプレクサが
用いられればよい。

上記のように、本実施例では、チップ１からチップ２に
伝達されるべき信号Ｓ１およびＳ２の各々に対応して、
チップ１および２間に４本の信号線４１ａ〜４１ｄおよ
び４２ａ〜４２ｄが設けられる。そして、信号Ｓ１はチ
ップ１内において、信号Ｓ１を外部クロック信号の周期
の４倍の周期でサンプリングして得られる４つの信号に
分離され、分離された信号１０１　ａ　−Ｉ　Ｏ１ｄが
それぞれ信号線４１ａ〜４１ｄに与えられる。同様に、
信号Ｓ２もチップ１において、信号Ｓ２を外部クロック
信号の周期の４倍の周期でサンプリングして得られる４
つの信号に分離され、分離された信号Ｉ　Ｏ２ａ−１０
２ｄがそれぞれ信号線４２ａ〜４２ｄに与えられる。こ
の結果、チップ１および２間を接続する信号線４１ａ〜
４１ｄおよび４２ａ〜４２ｄの各々の動作周波数がチッ
プ１および２の動作周波数ｘ　Ｍ　Ｈｚの４分の１とな
る。したがって、このマルチチップ集積回路装置１００
を構成するチップ１および２の各々の内部動作周波数が
チップ１および２に含まれる回路の微細化等によって高
くなっても、チップ１および２間の信号伝達を担う信号
線に要求される動作周波数はチップ１および２の内部動
作周波数の４分の１という低い値に抑えられる。この結
果、チップ１および２の内部動作周波数を、信号線４１
ａ〜４１ｄ。

４２ａ〜４２ｄの可能な動作周波数の上限の４倍まで高
くすることができる。

信号線４１ａ　〜４１ｄ、４２ａ　〜４２ｄの各々を介
してチップ１からチップ２に伝達できる信号の周波数、
すなわち、可能な動作周波数の範囲は、チップ１の出力
段の回路部の駆動能力と受信側のチップ２の容量とのバ
ランスによって決まる上限を有する。このため、マルチ
チップ集積回路装置１００全体の動作速度がチップ１お
よび２の各々の内部動作速度の向上に追従して向上され
るのは、チップ１および２の各々の内部動作周波数がチ
ップ１および２間の信号線の動作周波数の上限以下の範
囲にある場合である。

チップ１および２の内部動作周波数が前記信号線の動作
周波数の上限を超えると、それ以上チップ１および２の
動作周波数を高くしても、チップ１および２によって構
成される半導体集積回路装置全体の動作速度は向上され
ない。したがって、本実施例では前記信号線に要求され
る動作周波数がチップ〕−および２の内部動作周波数の
４分の１であるので、このマルチチップ集積回路装置１
００全体の動作速度を向上することができるチップ１お
よび２の内部動作周波数の上限が、前記信号線の動作周
波数の上限の４倍の値となる。

それゆえ、本実施例によれば、結果的にチップ１および
２を含むシステム化された半導体集積回路装置１００全
体を従来よりも高速化することができる。

また、第２図（Ｃ）〜（ｆ）かられかるように、チップ
１から信号線４１ａ　〜４１ｄ、４２ａ　〜４２ｄに与
えられる信号ｌ０１ａ−Ｉｏｌｄ、ＩＯ２ａ　−Ｉ　Ｏ
２ｄの電圧変化は緩かである。このため、チップ１の出
力信号ｌ０１ａ−Ｉｏｌｄ、１０２ａ〜ｌ０２ｄの電圧
変化に伴って、チップ１の出力端子０ＵＴ１ａ−ＯＵＴ
ｌｄ、０ＵＴ２ａ〜０ＵＴ２ｄ付近の回路部（出力段）
に流れる電流（過渡電流）が、内部回路１０の出力信号
Ｓ１およびＳ２が直接チップ２に伝達される場合に比べ
減少する。このような過渡電流は半導体集積回路装置の
誤動作を招来することが知られている。

したがって、本実施例によれば、このような過渡電流に
よるマルチチップ集積回路装置１００の誤動作も抑制さ
れる。

なお、上記実施例ではチップ間で伝送すべき信号の各々
が４本の信号線に分割して与えられたが、伝送すべき１
つの信号に対してチップ間に設けられる信号線の数は２
以上の任意の数Ｎであればよい。すなわち、伝送すべき
１つの信号に対応してＮ本の信号線が設けられると、こ
れらの信号線の各々にサンプリングされた信号電圧が与
えられる周期が外部クロック信号の周期のＮ倍となるの
で、これらの信号線の各々の動作周波数はチップ内部の
動作周波数ｘ　Ｍ　ＨｚのＮ分の１　（ｘ／Ｎ　　ＭＨ
２）となる。また、１つのシステムを構成するチップの
数や、１つのシステム内で伝送される信号の数等は上記
実施例におけるものに限定されない。

［発明の効果］ 以上のように、本発明によれば、マルチチップ集積回路
装置におけるチップ間の信号線の動作周波数が各チップ
内部の動作周波数の整数分の１となる。この結果、チッ
プ間の信号線の動作周波数による制限を従来はど受ける
ことなく、各チップの内部動作周波数を高くすることが
可能となるので、マルチチップ集積回路装置全体の動作
速度を従来よりも向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のマルチチップ集積回路装置
の構成を示す概略ブロック図、第２図は第１図における
デマルチプレクサ５１およびマルチプレクサ６１の動作
を説明するためのタイミングチャート図、第３図は従来
のマルチチップ集積回路装置の構成を示す概略ブロック
図である。 図において、１および２はモノリシック半導体集積回路
装置、３は外部クロック信号線、４−１〜４−ｎ、　　
４１ａ　〜４１ｄ、および４２ａ〜４２ｄはチップ１お
よび２間の信号線、５１および５２はデマルチプレクサ
、６１および６２はマルチプレクサ、１０および２０は
内部回路である。 なお、図中、同一符号は同一または相当部分を示す。 あ１図 ０−ツＸ（ｓｅｃ） ＯＵＴｌａ　−０ＬＪＴｌｄ　、　　０ＵＴ２ａ　〜０
ＵＴ２ｄ　：　　山の４ＪＬＮｌｏ−ＪＩＮＩｄ、　　
　ｌＮ２ｏ−ＩＮ２ｄ：　　　入力５ｔ４１ａ　　〜４
１ｃ！、　　４２ａ−４２ｄ　　　　イｔｙａ、２°モ
ｌシー７−Ｉｎ＋司路翌置装３：外＠５７　ａ−ｔバ泉
ＯＯ°マルナナ・ノフ゛集４１８路、装置ｈ　　ｔ２ｔ
３ｔ４ｔ５１６　　ｔ７ｉｓ乳３図 手 続 補 正 書（自発） 平成３年７月３０日 ０ＵＴＩ　〜０ＵＴｎ ＩＮＴ　〜　ｒＮｎ ４−（〜　４−ｎ 出力瑚痔 入ｎ綿す 信４線 ２〜４＋・ノア１１＃回路３１：δ「 事件の表示 発明の名称 補正をする者 事件との関係 住所 名称 代表者 ４代理人 住所 平成２年特許願第２０２７６３号 半導体集積回路装置

Claims (1)

1. 【特許請求の範囲】 少なくとも第１および第２のモノリシック集積回路を備
   え、 前記第１のモノリシック集積回路装置は、前記第２のモ
   ノリシック集積回路に与えるべき少なくとも１つの信号
   を出力する内部回路を備え、前記第１のモノリシック集
   積回路装置と前記第２のモノリシック集積回路装置との
   間に、前記少なくとも１つの信号ごとに設けられる複数
   の信号線をさらに備え、 前記第１のモノリシック集積回路装置は、前記１つの信
   号を前記複数の信号線と同じ複数個に時分割し、それぞ
   れ前記複数の信号線の対応する信号線に与える時分割手
   段をさらに有する、半導体集積回路装置。