JPH04261053A - 半導体パッケ−ジ - Google Patents
半導体パッケ−ジInfo
- Publication number
- JPH04261053A JPH04261053A JP3003855A JP385591A JPH04261053A JP H04261053 A JPH04261053 A JP H04261053A JP 3003855 A JP3003855 A JP 3003855A JP 385591 A JP385591 A JP 385591A JP H04261053 A JPH04261053 A JP H04261053A
- Authority
- JP
- Japan
- Prior art keywords
- outer leads
- semiconductor package
- leads
- solder
- short
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、半導体パッケ−ジのア
ウタリ−ドを基板等に半田付けするとき、アウタリ−ド
とアウタリ−ドの間のショ−トを防ぐようにした半導体
パッケ−ジに関するものである。
ウタリ−ドを基板等に半田付けするとき、アウタリ−ド
とアウタリ−ドの間のショ−トを防ぐようにした半導体
パッケ−ジに関するものである。
【0002】
【従来の技術】図2は従来のサ−フェイスマウントデバ
イス用のパッケ−ジ本体1を基板4にのせ、アウタリ−
ド2を基板ラウンド3に位置合わせして載置し、アウタ
リ−ド2と基板ラウンド3を半田5で半田付けした(半
田付けは2箇所のみ図示した)構成図である。
イス用のパッケ−ジ本体1を基板4にのせ、アウタリ−
ド2を基板ラウンド3に位置合わせして載置し、アウタ
リ−ド2と基板ラウンド3を半田5で半田付けした(半
田付けは2箇所のみ図示した)構成図である。
【0003】
【発明が解決しようとする課題】従来技術の問題点は、
サ−フェイスマウントデバイスパッケ−ジ(SMD)の
多ピン化,小型化に伴ない、リ−ドとリ−ドとの間のピ
ッチが非常に狭くなってきている。このため、アウタ−
リ−ド2も細くなってきており、小さいリ−ド変形でも
リ−ドどうしがショ−トしやすい。また、パッケ−ジの
アウタ−リ−ド2と基板ラウンド3を半田付けしたとき
、アウタリ−ド2とアウタリ−ド2との間の半田5がつ
ながりショ−トしやすい。
サ−フェイスマウントデバイスパッケ−ジ(SMD)の
多ピン化,小型化に伴ない、リ−ドとリ−ドとの間のピ
ッチが非常に狭くなってきている。このため、アウタ−
リ−ド2も細くなってきており、小さいリ−ド変形でも
リ−ドどうしがショ−トしやすい。また、パッケ−ジの
アウタ−リ−ド2と基板ラウンド3を半田付けしたとき
、アウタリ−ド2とアウタリ−ド2との間の半田5がつ
ながりショ−トしやすい。
【0004】本発明は、上記のような問題点を解決する
ためになされたもので、アウタリ−ドとアウタリ−ドと
の間の小ピッチ化に対応し、アウタリ−ドどうしのショ
−トをなくすると同時に、半田付け後の半田によるアウ
タリ−ド間ショ−トをなくした半導体パッケ−ジを得る
ことを目的としている。
ためになされたもので、アウタリ−ドとアウタリ−ドと
の間の小ピッチ化に対応し、アウタリ−ドどうしのショ
−トをなくすると同時に、半田付け後の半田によるアウ
タリ−ド間ショ−トをなくした半導体パッケ−ジを得る
ことを目的としている。
【0005】
【課題を解決するための手段】本発明に係る半導体パッ
ケ−ジは、パッケ−ジのアウタリ−ドの長さを交互に長
短を付けて配置したものである。
ケ−ジは、パッケ−ジのアウタリ−ドの長さを交互に長
短を付けて配置したものである。
【0006】
【作用】本発明におけるアウタリ−ドは、その長さを交
互に短くしたので、短いアウタリ−ドは長いアウタリ−
ドより曲りにくくなるとともに、アウタリ−ドの半田付
け位置が交互に異なるため、アウタリ−ドピッチがみか
け上2倍になったように作用する。
互に短くしたので、短いアウタリ−ドは長いアウタリ−
ドより曲りにくくなるとともに、アウタリ−ドの半田付
け位置が交互に異なるため、アウタリ−ドピッチがみか
け上2倍になったように作用する。
【0007】
【実施例】以下、本発明について説明する。図1は本発
明の一実施例を示す半田付け状態の半導体パッケ−ジの
斜視図で、2a,2bはそれぞれ長さの異なるアウタリ
−ドであり、これらは交互に配置され、基板4上の基板
ラウンド3上に位置決めされ半田5により半田付けされ
ている。なお、ここでは半田付け部は2箇所のみを示し
てある。
明の一実施例を示す半田付け状態の半導体パッケ−ジの
斜視図で、2a,2bはそれぞれ長さの異なるアウタリ
−ドであり、これらは交互に配置され、基板4上の基板
ラウンド3上に位置決めされ半田5により半田付けされ
ている。なお、ここでは半田付け部は2箇所のみを示し
てある。
【0008】上記のように、アウタリ−ド2a,2bが
交互に長短を有しているので、アウタリ−ドどうしのシ
ョ−ト,半田付け位置のズレによる半田付け部の半田ど
うしのショ−トが抑えられる。
交互に長短を有しているので、アウタリ−ドどうしのシ
ョ−ト,半田付け位置のズレによる半田付け部の半田ど
うしのショ−トが抑えられる。
【0009】
【発明の効果】以上説明したように、本発明によれば、
アウタリ−ドを交互に長短をつけて基板ラウンド上に半
田付けしたので、みかけ上アウタリ−ド間隔が広くなり
、アウタリ−ド間同士のショ−トが少なくなり、手直し
再生が減少し、標準時間が短縮され、製品を安価に提供
できる効果がある。
アウタリ−ドを交互に長短をつけて基板ラウンド上に半
田付けしたので、みかけ上アウタリ−ド間隔が広くなり
、アウタリ−ド間同士のショ−トが少なくなり、手直し
再生が減少し、標準時間が短縮され、製品を安価に提供
できる効果がある。
【図1】図1は本発明の一実施例を示す半導体パッケ−
ジのアウタリ−ドを半田付けした状態の外観斜視図
ジのアウタリ−ドを半田付けした状態の外観斜視図
【図
2】従来の半導体パッケ−ジのアウタリ−ドを半田付け
した状態の外観斜視図である。
2】従来の半導体パッケ−ジのアウタリ−ドを半田付け
した状態の外観斜視図である。
1 パッケ−ジ本体
2a 長さの長いアウタリ−ド
2b 長さの短いアウタリ−ド
3 基板ラウンド
4 基板
5 半田
Claims (1)
- 【請求項1】 基板上の基板ラウンドに半田付けされ
る半導体パッケ−ジのアウタリ−ドの長さを交互に長短
をつけて配置したことを特徴とする半導体パッケ−ジ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003855A JPH04261053A (ja) | 1991-01-17 | 1991-01-17 | 半導体パッケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003855A JPH04261053A (ja) | 1991-01-17 | 1991-01-17 | 半導体パッケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04261053A true JPH04261053A (ja) | 1992-09-17 |
Family
ID=11568801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003855A Pending JPH04261053A (ja) | 1991-01-17 | 1991-01-17 | 半導体パッケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04261053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
-
1991
- 1991-01-17 JP JP3003855A patent/JPH04261053A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
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