JPH04263516A - 四接合電流注入型ジョセフソン論理ゲート - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、将来的に超高速ジョセ
フソンコンピュータを実現するための基本能動デバイス
の一つとして期待されている、直接結合型のジョセフソ
ン論理ゲートに関し、特に、入出力分離特性を確保しな
がらスイッチング特性を向上させるための改良に関する
。

【０００２】

【従来の技術】ゲート端子（電源供給端子）、入力端子
（制御端子）、出力端子を有し、ゲート端子を介してゲ
ート内部にゲート電流（電源電流ないし回路電流とも言
う）を流し込んだ状態下で、入力端子に信号電流を流入
させると、ゲート内部に設けた複数のジョセフソン接合
が所定の順番で電圧状態にスイッチングし、やがてゲー
ト自体としても電圧状態に遷移して、ゲート電流の少な
くとも一部が出力端子から外部負荷回路に流出するとい
うスイッチング動作を営む直接結合型のジョセフソン論
理ゲートは公知である。こうした直接結合型のジョセフ
ソン論理ゲートはまた、スキッド（ＳＱＵＩＤ）　と略
称される超伝導磁束量子干渉デバイス等、磁界結合型の
ものと区別するため、電流注入型のジョセフソン論理ゲ
ートとも呼ばれるが、このような論理ゲートの具体的な
内部回路構成自体については、従来からもすでにいくつ
かのものが提案されている。しかし、いずれの回路構成
を採用するにしても、それらに要求される基本的な機能
の一つに、入出力分離機能がある。これは、少なくとも
ゲートが電圧状態に遷移した後には、ゲート電流（出力
電流）と信号電流（入力電流）とが干渉し合わないよう
にする機能であり、特に、ゲート電流が入力端子側へ逆
流するのを防止する機能である。もし、この機能がない
と、前段の論理回路を誤ってスイッチングさせてしまっ
たり、入力端子を介して流出する分だけ出力端子から流
出する出力電流量が低下して、後段の論理ゲートを正常
に駆動できなくなる場合がある。ただ、一般にこの入出
力分離機能を得る回路構成自体は簡単で、実質的には一
本の抵抗の存在によって満たされている。そこで、図６
以降にこの種のジョセフソン論理ゲートにおける公知の
回路構成例をいくつか挙げ、その基本的なスイッチング
動作ともども、この入出力分離機能につき説明する。

【０００３】図６は、本出願人が特開昭５７−９９０３
４号公報（特公昭６０−１０４５２号公報）にてその基
本構成を開示し、最早この分野では単に４ＪＬタイプと
略称されて周知となっている四接合電流注入型のジョセ
フソン論理ゲート１０を示している。図中ではこれを「
４ＪＬゲート１０」と略称表記しているが、このゲート
１０は四つのジョセフソン接合Ｊ１，Ｊ２，Ｊ３，Ｊ４
を含む超伝導閉ループを有し、この閉ループ上の二点か
らは一対のゲート端子Ｔｇ，Ｔｅが引き出されていて、
これらの引き出し点を界にして見ると、二つのジョセフ
ソン接合Ｊ１，Ｊ２が直列に含まれる左ブランチと、他
の二つのジョセフソン接合Ｊ３，Ｊ４が直列に含まれる
右ブランチとに分けて見ることができる。ゲート１０が
零電圧状態にある場合、つまり、超伝導閉ループに含ま
れる四つのジョセフソン接合Ｊ１，Ｊ２，Ｊ３，Ｊ４が
全て零電圧状態にある場合には、一方のゲート端子Ｔｇ
から超伝導閉ループ内に流入したゲート電流Ｉｇは左右
のブランチを分流した後、他方のゲート端子Ｔｅに合流
して流れ去って行く。図６中では、ゲート電流Ｉｇの流
出側となるゲート端子Ｔｅを一般的な表現に従い接地側
端子として示しており、以降では専ら、ゲート端子と言
えばホット側の端子Ｔｇを指す。もちろん、実働下では
、ゲート電流Ｉｇだけではいずれのジョセフソン接合Ｊ
１，Ｊ２，Ｊ３，Ｊ４も電圧状態にスイッチングしない
ように、当該ゲート電流Ｉｇの大きさが選ばれている。 そのため、このゲート電流Ｉｇは、バイアス電流と呼ば
れることもある。左ブランチ中の二つのジョセフソン接
合Ｊ１，Ｊ２の間からは入力端子Ｔｉが引き出され、こ
の入力端子Ｔｉと接地間には入力抵抗Ｒｉが設けられて
いる。この入力抵抗Ｒｉが後述のように入出力分離機能
に寄与するので、これはまた通常、「入出力分離抵抗」
と呼ばれている。しかるに、ゲート端子Ｔｇから適当な
る大きさのゲート電流Ｉｇが超伝導閉ループに流されて
いる状態下において、入力端子Ｔｉから信号電流Ｉｉが
超伝導閉ループ内に流入すると、ゲート電流との相乗効
果により、図６中では左下に示されているジョセフソン
接合Ｊ２が電圧状態に遷移する。この電圧状態は高イン
ピーダンス状態に相当するので、信号電流Ｉｉはジョセ
フソン接合Ｊ１を介し、一対のジョセフソン接合Ｊ３，
Ｊ４を含む右ブランチに流れるようになる。そのため、
ゲート電流Ｉｇとの相乗効果により、当該右ブランチ中
の一対のジョセフソン接合Ｊ３，Ｊ４が電圧状態に遷移
する。こうなったとき、電圧状態に遷移しているジョセ
フソン接合Ｊ２を介し、入力端子Ｔｉから超伝導閉ルー
プの接地側端子Ｔｅに抜ける経路のインピーダンス（抵
抗）や、ホット側のゲート端子Ｔｇから引き出されてい
る出力端子Ｔｏと接地との間に等価的に存在する外部負
荷回路の抵抗ＲＬ（以下単に負荷抵抗ＲＬ）の値に比し
、入力抵抗Ｒｉの値が十分に小さく選ばれていれば、信
号電流Ｉｉは主として入力抵抗Ｒｉを流れるようになり
、一方、ゲート電流Ｉｇも、最後まで零電圧状態に留ま
っているジョセフソン接合Ｊ１を通りこの入力抵抗Ｒｉ
に抜けることで、当該ジョセフソン接合Ｊ１を電圧状態
に遷移させる。こうなれば、ゲート電流Ｉｇにとって最
も低インピーダンスな経路は、出力端子Ｔｏから負荷抵
抗ＲＬに抜ける経路となり、その結果、これまで述べて
きたスイッチング過渡期を途過した以降では、図６中に
括弧付きの矢印で示しているように、出力電流ＩＯとし
て出力端子Ｔｏから負荷抵抗ＲＬに流出して行くゲート
電流Ｉｇと、入力端子Ｔｉに流入する信号電流Ｉｉとは
旨く分離でき、相互の干渉を抑えることができる。なお
、上記のスイッチング動作に関しての動作余裕を増し、
また、利得を稼ぐためには、入力端子Ｔｉの付されてい
る左ブランチ中の各ジョセフソン接合Ｊ１，Ｊ２の臨界
電流値に比し、右側の各ジョセフソン接合Ｊ３，Ｊ４の
臨界電流値は一般に大きく選ばれ、二倍から四倍、事情
が許せばそれ以上に設計されるが、このこと自体は本発
明に直接の関係はないため、詳細を省略する。

【０００４】上記と同様に、入出力分離用の入力抵抗Ｒ
ｉが付されている直接結合型のジョセフソン論理ゲート
としては、他にも図７，図８，図９に示されるような公
知例がある。それらの図中の符号については図６に示さ
れた４ＪＬゲートにおける各構成要素に対応するものに
付したと同一とするが、順にその動作を追いながら説明
すると、まず図７に示されている従来の直接結合型ジョ
セフソン論理ゲート１１では、ゲート端子Ｔｇに適当な
るバイアス値として与えられるゲート電流Ｉｇは、抵抗
Ｒ１からジョセフソン接合Ｊ１，Ｊ２を介する経路と、
抵抗Ｒ２からジョセフソン接合Ｊ３を介する経路とに、
それら両経路のインピーダンス比の逆数に応じて分流す
る。この状態で入力端子Ｔｉに入力電流としての信号電
流Ｉｉが与えられると、この信号電流Ｉｉとゲート電流
Ｉｇの分流分の重畳により、まずジョセフソン接合Ｊ２
が電圧状態に遷移する。これにより、ゲート電流Ｉｇは
抵抗Ｒ２からジョセフソン接合Ｊ３を通過する経路の方
に多く流れるようになり、一方、信号電流Ｉｉも、ジョ
セフソン接合Ｊ１を通った後、通常、この回路構成で「
バイパス抵抗」と呼ばれている抵抗Ｒ３を介してジョセ
フソン接合Ｊ３に流れ込むので、このジョセフソン接合
Ｊ３が電圧状態に遷移する。すると、信号電流Ｉｉは、
この時点で最も低インピーダンスとなる入力抵抗Ｒｉに
主として流れ、ゲート電流Ｉｇも抵抗Ｒ１から、未だ生
きている（すなわち零電圧状態に留まっている）ジョセ
フソン接合Ｊ１を介し、入力抵抗Ｒｉに流れ込む。その
結果、最後まで零電圧状態に留まっていた当該ジョセフ
ソン接合Ｊ１もこれによって電圧状態にスイッチングす
る。こうなれば、信号電流Ｉｉは主として入力抵抗Ｒｉ
にのみ流れる一方で、ゲート電流は抵抗Ｒ２を介し、出
力端子Ｔｏから負荷抵抗ＲＬの方に支配的に流れるよう
になる。この図７の回路でも、もし、適当なる低い値に
設定された入力抵抗Ｒｉがなければ、上記で最終的に電
圧状態にスイッチングさせていたジョセフソン接合Ｊ１
の当該電圧状態への遷移は保証し得ない。入力電流Ｉｉ
とゲート電流Ｉｇとは互いに打ち消し合う方向に流れる
からである。

【０００５】図８に示される従来の直接結合ジョセフソ
ン論理ゲート１２の場合にも、ジョセフソン接合Ｊ２の
位置がジョセフソン接合Ｊ１に関して変わってはいるが
、その動作はほとんど図７に示されるタイプのものと変
わりはない。すなわち、ゲート端子Ｔｇに適当なるバイ
アス値として与えられるゲート電流Ｉｇは、抵抗Ｒ１か
らジョセフソン接合Ｊ２を介する経路と抵抗Ｒ２からジ
ョセフソン接合Ｊ３を介する経路とに分流する。この状
態で入力端子Ｔｉに入力電流としての信号電流Ｉｉが与
えられ、これがジョセフソン接合Ｊ１を介してジョセフ
ソン接合Ｊ２に流入すると、当該接合Ｊ２を流れている
ゲート電流Ｉｇの分流分との重畳により、この接合Ｊ２
が電圧状態に遷移する。こうなると、ゲート電流Ｉｇは
専ら、抵抗Ｒ２からジョセフソン接合Ｊ３を通過する経
路の方に流れるようになり、一方、信号電流Ｉｉも、ジ
ョセフソン接合Ｊ１を通った後、バイパス抵抗Ｒ３を介
してジョセフソン接合Ｊ３に流れ込むので、このジョセ
フソン接合Ｊ３が電圧状態に遷移する。すると、信号電
流Ｉｉは、この時点で最も低インピーダンスとなる入力
抵抗Ｒｉに主として流れ、ゲート電流Ｉｇも抵抗Ｒ１か
ら、未だ生きているジョセフソン接合Ｊ１を介し、入力
抵抗Ｒｉに流れ込むので、その結果、最後まで零電圧状
態に留まっていた当該ジョセフソン接合Ｊ１もこれによ
って電圧状態にスイッチングする。こうなれば、信号電
流Ｉｉのみが支配的に入力抵抗Ｒｉを流れる一方で、ゲ
ート電流は抵抗Ｒ２を介し、出力端子Ｔｏから負荷抵抗
ＲＬの方に支配的に流れるようになる。以上からして明
らかなように、この図８における従来のジョセフソン論
理ゲート１２でも、入力抵抗Ｒｉは入出力分離抵抗とし
て機能する。

【０００６】図９に示されるさらに他の公知例としての
ジョセフソン論理ゲート１３は、一部に磁界結合型に準
ずる回路構成部分を有しているが、やはり主たる動作は
直接結合型と認められる。動作を説明すると、ゲート端
子Ｔｇに適当なるバイアス値として与えられるゲート電
流Ｉｇは、後述の目的のためにインダクタンスを含んで
いる超伝導閉ループ中の一対のジョセフソン接合Ｊ２，
Ｊ３に分流的に流れる。この状態で入力端子Ｔｉに入力
電流としての信号電流Ｉｉが与えられると、この信号電
流Ｉｉの経路中にもインダクタンス分が見込まれ、これ
が超伝導閉ループ側のインダクタンスと磁界結合部Ｍを
形成しているので、ジョセフソン接合Ｊ２，Ｊ３の臨界
電流値が低下する。 このようにして、臨界電流値の低下しているジョセフソ
ン接合Ｊ２，Ｊ３の中、図中で左側に示されているジョ
セフソン接合Ｊ２に対し、信号電流Ｉｉがジョセフソン
接合Ｊ１を介して流れ込むと、ゲート電流Ｉｇの分流分
との重畳により、当該接合Ｊ２が電圧状態に遷移し、ゲ
ート電流Ｉｇは主としてジョセフソン接合Ｊ３の方に流
れるようになり、これによって当該ジョセフソン接合Ｊ
３が電圧状態にスイッチングする。その結果、入力抵抗
Ｒｉの値が適当な低い値に設定されていれば、信号電流
Ｉｉは当該入力抵抗Ｒｉの方に転流し、一方、ゲート電
流Ｉｇも、未だ零電圧状態に留まっているジョセフソン
接合Ｊ１を介してこの入力抵抗Ｒ１に流れ込む。これに
より、最終的にジョセフソン接合Ｊ１が電圧状態にスイ
ッチングし、信号電流Ｉｉは支配的に入力抵抗Ｒｉを流
れる一方で、ゲート電流Ｉｇは出力端子Ｔｏから負荷抵
抗ＲＬの方に転流する。明らかなように、このジョセフ
ソン論理ゲート１３も、基本的な動作自体は信号電流Ｉ
ｉがゲート電流の流れる回路に直接に注入される直接結
合型の原理に従うもので、磁界結合部Ｍは、信号電流Ｉ
ｉが小くてもジョセフソン接合Ｊ２がスイッチングする
ように、つまりはゲートとしての入力感度を高めるため
に設けられた付随的な構成である。そして、この図９に
おける従来のジョセフソン論理ゲート１３でも、上記の
通り、入力抵抗Ｒｉは入出力分離抵抗として機能してい
る。

【０００７】

【発明が解決しようとする課題】上記した所から明らか
なように、図６から図９までに示した従来のいずれのタ
イプの直接結合型ジョセフソン論理ゲートでも、入出力
分離の機能を高めるためだけならば、入出力分離抵抗と
も呼ばれる入力抵抗の値は低い程良い。しかし、直ぐに
理解されるように、ゲート電流Ｉｇが流され、かつ、信
号電流Ｉｉが注入されることのある超伝導回路部分に対
し、当該入力抵抗Ｒｉは信号電流源（例えば前段の論理
ゲート等）から見ると並列に接続された関係となるため
、この値が小さい程、信号電流Ｉｉが印加された当初、
この入力抵抗Ｒｉの方に無駄に分流してしまう信号電流
量も多くなってしまう。これは換言すれば、論理ゲート
としての実効的な入力感度を低めるのみならず、動作速
度を大きく低下する要因にもなってしまう。特に、いず
れの従来回路でも、信号電流Ｉｉが印加される当初は、
当該信号電流Ｉｉの流れる経路中に、少なくとも一つ以
上のジョセフソン接合が直列に挿入されていることと等
価となるが、周知のように、ジョセフソン接合はインダ
クタンス成分を持つので、当該信号電流Ｉｉの立ち上が
りが極めて急峻な場合（実際、この種の超伝導回路での
信号電流Ｉｉの立ち上がり自体は極めて速くできる）に
は、むしろ、その立ち上がり遷移時の信号電流Ｉｉはほ
とんど入力抵抗Ｒｉの方に流れてしまうことがある。事
実、これが原因で、各信号電流の立ち上がり自体は極め
て速くし得たのに、それから予想される程、論理ゲート
としての応答速度ないし動作速度は速くならない場合が
多かった。なお、図９に示される従来例の場合には、信
号電流Ｉｉの流れる経路中に磁界結合部Ｍを形成するた
めのインダクタンス成分が挿入されているので、ここで
そもそも信号電流Ｉｉの立ち上がりが鈍ることが考えら
れるが、それでもやはり、信号電流Ｉｉが最初に流入す
るジョセフソン接合Ｊ１，Ｊ２の直列回路の持つインダ
クタンス成分に対しての入力抵抗Ｒｉの値に応じ、動作
速度が低下していることに変わりはなかった。換言する
と、入力抵抗Ｒｉを意図的に省き、入出力分離機能をあ
えて持たせなかった場合には、この図９に示されるジョ
セフソン論理ゲートでも、信号電流印加当初の論理ゲー
トの応答自体は速まるのである。

【０００８】そこで本発明は、このよう従来の課題を解
決し、直接結合型のジョセフソン論理ゲートにおいて入
出力の分離機能を損うことなく、従来この目的のために
入力抵抗を設けることで犠牲にされていた、論理ゲート
としての高速性、ないしは実効的な入力感度の確保を目
的として成されたものである。

【０００９】

【課題を解決するための手段】そこで本発明は、上記目
的を達成するため、この種の直接結合型論理ゲートに備
えられていた入力抵抗に対し、さらにインダクタを直列
に接続することを提案する。

【００１０】

【実施例】図１は、すでに従来例の説明の項において、
図６に即して説明した４ＪＬ型と呼ばれる直接結合型な
いし電流注入型のジョセフソン論理ゲート１０に対し、
本発明の改良を施した場合の実施例を示している。改良
点は、図６に示される従来回路においては入力抵抗Ｒｉ
だけであったものが、当該入力抵抗Ｒｉに対し、直列に
インダクタＬｉが接続された回路に変わっている点であ
る。そのため、本発明に従って構成された図１の直接結
合型ジョセフソン論理ゲート２０でも、その内部の他の
各構成要素については、当該従来例の各構成要素につい
て用いたと全く同一の符号を付している。また、基本的
なスイッチング動作自体にも変更はなく、ゲート電流Ｉ
ｇが印加されている状態で信号電流Ｉｉが印加された場
合には、図６に即して説明した従来からの基本動作と同
一となる。そこで本項では、本発明に従い、新たに設け
られたインダクタＬｉの役目や動作につき、主として説
明する。

【００１１】極めて速い立ち上がりの信号電流Ｉｉが入
力端子Ｔｉに印加され、これが超伝導閉ループ中の四つ
のジョセフソン接合Ｊ１，Ｊ２，Ｊ３，Ｊ４の中、始め
にジョセフソン接合Ｊ２に流れ込むに際し、従来回路に
おけるように、入力抵抗Ｒｉのみがこれに並列に接続さ
れている関係であると、その信号電流Ｉｉの立ち上がり
の当初は当該ジョセフソン接合Ｊ２のインダクタンス成
分によるリアクタンス（インピーダンス）が入力抵抗Ｒ
ｉの抵抗値に比し、かなり大きなものとなるため、信号
電流Ｉｉの多くが入力抵抗Ｒｉの方に流れてしまう事態
が生じ得る。それが故に、既述した通り、論理ゲートと
しての高速応答性が損われていたのである。ところが本
発明によると、入力抵抗Ｒｉには直列にインダクタＬｉ
が接続されてるため、このインダクタＬｉのインダクタ
ンスに応じたインピーダンスも、やはり高速に立ち上が
る信号電流Ｉｉに対しては大いなる抵抗として機能する
ので、当該入力抵抗ＲｉとインダクタＬｉの直列回路に
分流してしまう信号電流分を低減し、ジョセフソン接合
Ｊ２の方により多い量の信号電流分を流し込むことがで
きる。その一方で、この当初のジョセフソン接合Ｊ２の
電圧状態への遷移以後の動作に関しては、既述した図６
に示される従来の４ＪＬ型のジョセフソン論理ゲート１
０と同様に、本発明に従って構成された直接結合型のジ
ョセフソン論理ゲート２０でも全く同様の順序動作を生
起することができ、ゲート自体が電圧状態に遷移する過
渡期の最後の段階で、ゲート電流Ｉｇがこの入力抵抗Ｒ
ｉとインダクタＬｉとの直列回路の側に流れ込むことで
、最後まで零電圧状態に留まっていたジョセフソン接合
Ｊ１を電圧状態に遷移させ、入出力の分離を計る動作も
、従来例において入力抵抗Ｒｉだけの場合と同様に行な
える。

【００１２】本発明の効果を検証するため、図１に示さ
れる４ＪＬ型ジョセフソン論理ゲート２０の特性を計算
機シュミレーションにより評価した。ジョセフソン論理
ゲート２０における左ブランチ中のジョセフソン接合Ｊ
１，Ｊ２は、ＮｂＮ／ＭｇＯ／ＮｂＮ接合による面積０
．４７μｍ２　のもので、その臨界電流値は２００μＡ
である。右ブランチ中のジョセフソン接合Ｊ３，Ｊ４も
同じくＮｂＮ／ＭｇＯ／ＮｂＮ接合であるが、面積は１
．４７μｍ２　と大きく、その臨界電流値も８００μＡ
となっている。入力抵抗Ｒｉの抵抗値は１．２５Ω、負
荷抵抗ＲＬの値は５Ωとした。その上で、ゲートのバイ
アス電流としてのゲート電流Ｉｇを７２０μＡに一定と
し、本発明により入力抵抗Ｒｉに直列に接続するインダ
クタＬｉのインダクタンスを０ｐＨ，２．５ｐＨ，５ｐ
Ｈ，１０ｐＨ，２０ｐＨ，３０ｐＨ，４０ｐＨとしてゲ
ート当たりの論理遅延時間、すなわちスイッチング時間
を求めた所、図２に示されるような結果が得られた。イ
ンダクタＬｉの値が０ｐＨの場合、つまり入力抵抗Ｒｉ
だけの従来回路の場合には遅延時間が２ｐＳ以上であっ
たものが、本発明に従って入力抵抗Ｒｉに直列に接続さ
れたインダクタＬｉのインダクタンス値を５ｐＨ以上に
まで増やすと、スイッチング時間は１ｐＳ以下と、従来
例のほぼ半分以下にまで短縮された。 これは極めて大きな効果である。このようにして、本発
明の効果は検証されるが、既述したメカニズムからも明
らかなように、入力抵抗Ｔｉに直列に挿入するインダク
タＬｉの値についての一般的な設計基準については次の
ようなことが言える。小さ過ぎると従来例と変わりはな
くなり、高速スイッチング特性への貢献度が薄まるし、
大き過ぎると、最終的に零電圧状態に留まっていたジョ
セフソン接合を、この入力抵抗ＲｉとインダクタＬｉと
の直列回路にゲート電流の少なくとも一部を流すことに
よって電圧状態に遷移させるに際し、当該電流量を大く
取り難くなり、入出力分離機能を保証することができな
くなる場合もある。換言すれば、当該インダクタＬｉの
値には設計的に適正な範囲があるが、しかし、図２に示
される結果を見ると、この範囲は相当広く、設計自由度
もかなり大きく採れ、極めて望ましいことが分かる。

【００１３】さらに、既存の直接結合型のジョセフソン
論理ゲートの基本動作と、本発明の動作原理に関する以
上の説明からすれば、図７から図９に即してすでに述べ
た他の従来例に対しても、本発明の改良はそのまま適用
可能であることが明らかである。それら回路における入
力抵抗Ｒｉを本発明に従い入力抵抗ＲｉとインダクタＬ
ｉとの直列回路に変更すれば、図２に示したと同様の効
果が得られる。念のため、図７，図８，図９の従来例を
本発明に従って改良した場合の回路構成例をそれぞれ図
３，図４，図５に示して置く。図３に示されるジョセフ
ソン論理ゲート２１は図７に示される従来のジョセフソ
ン論理ゲート１１を本発明に従い改良し、入力抵抗Ｒｉ
に対して直列にインダクタＬｉを設けたもので、同様に
図４に示されるジョセフソン論理ゲート２２は図８に示
される従来のジョセフソン論理ゲート１２を、また、図
５に示されるジョセフソン論理ゲート２３は図９に示さ
れる従来のジョセフソン論理ゲート１３を、それぞれ本
発明に従って改良したものである。これらの図面中にお
いても、特に本発明に従って変更を及ぼさなくても良い
回路構成要素には当該各従来例に関して用いたと同一の
符号を付し、それらの基本的なスイッチング動作につい
ても各従来例に関して既述した説明を援用する。いずれ
の実施例でも、等しく本発明の効果を享受することがで
き、入出力分離機能を確保しながら高速スイッチング動
作、ないしは実効入力感度の向上効果を期待することが
できる。

【００１４】なお、図１に示される本発明実施例のジョ
セフソン論理ゲート２０中の各ジョセフソン接合Ｊ１，
Ｊ２，Ｊ３，Ｊ４や、図３から図５までに示される本発
明の他の実施例としての各ジョセフソン論理ゲート２１
，２２，２３中の各ジョセフソン接合Ｊ１，Ｊ２，Ｊ３
は、それぞれ、単体のジョセフソン接合であってももち
ろん良いが、これら自体が複数個のジョセフソン接合を
含むスイッチング回路として構成されていても良い。そ
のため、このこと自体は従来からも常識となっているが
、上記の実施例におけるジョセフソン接合Ｊ１，Ｊ２，
Ｊ３，Ｊ４は、こうした意味を含めて、ジョセフソンス
イッチ部Ｊ１，Ｊ２，Ｊ３，Ｊ４と読み代えても良い。

【００１５】

【発明の効果】本発明によれば、直接結合型のジョセフ
ソン論理ゲートにおいて、入出力分離のために必要とす
る入力抵抗を付した結果、高速スイッチング特性が犠牲
になっていた従来例の課題が解決され、入力抵抗に直列
にインダクタを付すという極めて簡単な回路により、入
出力分離機能を確保しながらも、高速スイッチング特性
ないしは高い実効入力感度を得ることができる。

【図面の簡単な説明】

【図１】本発明に従って構成された、直接結合型のジョ
セフソン論理ゲートの第一実施例の回路構成図である。

【図２】本発明の第一実施例による直接結合型のジョセ
フソン論理ゲートにおいて、高速スイッチング特性が得
られたことを実証する特性図である。

【図３】本発明に従って構成された、直接結合型のジョ
セフソン論理ゲートの第二実施例の回路構成図である。

【図４】本発明に従って構成された、直接結合型のジョ
セフソン論理ゲートの第三実施例の回路構成図である。

【図５】本発明に従って構成された、直接結合型のジョ
セフソン論理ゲートの第四実施例の回路構成図である。

【図６】従来の直接結合型のジョセフソン論理ゲートの
第一例の回路構成図である。

【図７】従来の直接結合型のジョセフソン論理ゲートの
第二例の回路構成図である。

【図８】従来の直接結合型のジョセフソン論理ゲートの
第三例の回路構成図である。

【図９】従来の直接結合型のジョセフソン論理ゲートの
第四例の回路構成図である。

【符号の説明】

２０　　本発明の第一実施例による直接結合型のジョセ
フソン論理ゲート ２１　　本発明の第二実施例による直接結合型のジョセ
フソン論理ゲート ２２　　本発明の第三実施例による直接結合型のジョセ
フソン論理ゲート ２３　　本発明の第四実施例による直接結合型のジョセ
フソン論理ゲート Ｔｉ　　入力端子 Ｔｇ　　ゲート端子 Ｔｏ　　出力端子 Ｉｉ　　信号電流 Ｉｇ　　ゲート電流 ＩＯ　　出力電流 Ｊ１　　ジョセフソン接合またはジョセフソンスイッチ
部Ｊ２　　ジョセフソン接合またはジョセフソンスイッ
チ部Ｊ３　　ジョセフソン接合またはジョセフソンスイ
ッチ部Ｊ４　　ジョセフソン接合またはジョセフソンス
イッチ部ＲＬ　　負荷抵抗または外部負荷回路 Ｒｉ　　入力抵抗 Ｌｉ　　インダクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ゲート電流の与えられた状態下で信号
   電流が流入するとそれまでの零電圧状態から電圧状態に
   遷移し、出力端子から外部負荷回路に対して出力電流を
   出力すると共に、信号電流の与えられる入力端子には、
   上記零電圧状態から電圧状態に遷移する過程で上記ゲー
   ト電流の少なくとも一部が流れ、これにより最終的に上
   記電圧状態に遷移した後には上記信号電流の少なくとも
   大部分が主として流れるようになる入出力分離用の入力
   抵抗が付されている直接結合型のジョセフソン論理ゲー
   トであって；上記入力抵抗と直列にインダクタを接続し
   たこと；を特徴とする直接結合型のジョセフソン論理ゲ
   ート。